【正文】 對(duì)串口控制寄存器的相關(guān)位置 0，串口復(fù)位 stm spcrl 0， spsa0； stm 0000h， spsd0 stm spcr20， spsa0 stm0000h， spsd0；發(fā)送復(fù)位按照系統(tǒng)的相關(guān)要求，對(duì) MCBSP進(jìn)行編程配置 stm spcrl0， spsa0 stm 06h， spsd0； stm stm stm stm spcr20， spsa0 200h， spsd0； r,cr0， spsa0 ； oeh， spsd0 stm stm stm stm stm stm rcr 1 0， spsa0 0040h， spsd0 rcr20， spsa0 4h， spsd0； xcrl0， spsa0 ；發(fā)送 0040h， spsd0； stm xcr20， spsa0 ；發(fā)送 stm 4h， spsd0 等待 2個(gè)時(shí)鐘周期，保證內(nèi)部同步 NOP： NOP： 因?yàn)榈谝徊绞鞘勾趶?fù)位，所以這里要對(duì)串口使能 stm spcrl 0， spsa0； stm 07h， spsd0 stm spcr20， spsa0 strn 201h， spsd0；打開(kāi)緩沖串口 液晶的初始化 常州信息職業(yè)技術(shù)學(xué)院電子與電氣工程學(xué)院 畢業(yè)設(shè)計(jì)論文 32 其實(shí)對(duì)液晶的顯示工作，主要是理解液晶顯示的初始指令，也就是靈活運(yùn)行這些指令來(lái)實(shí)現(xiàn)圖形的顯示，這些指令一般比較簡(jiǎn)單，拿 MGLSl6294來(lái)說(shuō)。第二種就是每收到或者發(fā)送一個(gè)單元，給 CPU發(fā)送中斷。其實(shí) MCBSP的串口初始化程序現(xiàn)在比較多，一般只要在原來(lái)的程序基礎(chǔ)上，加以修改就可以用到自己的系統(tǒng)上了。這里的初始化主要包括下面幾個(gè)過(guò)程： ① 對(duì)串口控制寄存器的相關(guān)位置 0，是串口復(fù)位 ② 按照系統(tǒng)的相關(guān)要求，對(duì) MCBSP進(jìn)行編程配置。下面對(duì)幾個(gè)重要的初始化過(guò)程作一下介紹。初始 化完成后，系統(tǒng)就可以進(jìn)入工作了。波形數(shù)據(jù)處理部分主要包括軟件濾波和對(duì)信號(hào)的插值算法。自動(dòng)上電復(fù)位對(duì)于 DSP。同時(shí)可以給 DSP提供復(fù)位信號(hào)。由于是便攜式系統(tǒng)，可以采取 5V， 12V直流電源直接供電。而晶振電路也是非常重要。 圖 520 DSP的調(diào)試電路 電源 、晶振及復(fù)位電路模塊 電源電路設(shè)計(jì)也是任何系統(tǒng)設(shè)計(jì)中都會(huì)碰到，一般一個(gè)系統(tǒng)中有好幾種不同的電壓。 圖 520是 DSP的調(diào)試電路。 DSP的 JTAG接口有 4線： TMS、 TCK、TDI、 TDO，他們分別為模式選擇、時(shí)鐘、數(shù)據(jù)輸入和數(shù)據(jù)輸出線。然后傳到 DSP中去。電路圖如圖 53 534所示。 LCD接口電路原理如圖 519所示。 6： D/I數(shù)據(jù) /指令選擇 D/I=I，數(shù)據(jù)操作； D/I0，寫指令或讀狀態(tài)。 CSA、 CSB為 00時(shí)，選 通IID61202(1)：為 0l時(shí)，選通 HD61202(2)：為 lO時(shí)，選通 HD6202(3)。 HD61202內(nèi)藏64X64=4096位顯示 RAM， RAM中每位數(shù)據(jù)對(duì)應(yīng) LCD屏上一個(gè)點(diǎn)的亮、暗狀態(tài)?？焖僮x訪問(wèn)時(shí)間 SST39VFl60為 70ns和 90ns。下面對(duì)各個(gè)功能模塊加以介紹。具體原理如圖 516所示。然后再寫入最大、最小值存儲(chǔ)器。從第二個(gè)采樣時(shí)鐘開(kāi)始后，最大、最小值寄存器的輸出數(shù)據(jù)分別輸入到兩個(gè)比較器中，作為比較器的輸入信號(hào)。本系統(tǒng)中采用一片型號(hào)為 SN74L、 H16374ADGGR的芯片。 圖 514時(shí)基電路 上圖 514是時(shí)基電路分頻電路圖。同時(shí)在這里要對(duì)數(shù)字存儲(chǔ)示波器的頻率有所了解，它與模擬示波器的時(shí)基電路的工作原理是不同的。該模塊的工作過(guò)程可以分為五個(gè)階段：復(fù)位、開(kāi)始寫入 FIFO、預(yù)采樣、正式采樣和數(shù)據(jù)的提取 。 (2)觸發(fā)源選擇、觸發(fā)比較電路的設(shè)計(jì) 觸發(fā) 比較電路設(shè)計(jì)的具體電路圖如圖圖 512所示：該模塊主要實(shí)現(xiàn)觸發(fā)比較和觸發(fā)源的選擇，由 比較器、 選擇器和 D觸發(fā)器組成的。 當(dāng) FIFO達(dá)到預(yù)觸發(fā)深度時(shí)，釋放觸發(fā)信號(hào)。 ④觸發(fā)電路及觸發(fā)模式 該觸發(fā)系統(tǒng)電路主要包括觸發(fā)源選擇、觸發(fā)比較、預(yù)觸發(fā)等，具體結(jié)構(gòu)圖如圖圖 510所示。I/O存儲(chǔ)器存放與映象外圍接口相關(guān)的數(shù)據(jù)，也可以作為附加的數(shù)據(jù)存儲(chǔ)空間使用。 A/D的采樣率采用固定的時(shí)鐘頻率，為 100MHz，而 FIFO的寫時(shí)鐘是根據(jù)用戶對(duì)信號(hào)檢測(cè)的需要，分別由時(shí)基電路產(chǎn)生的時(shí)鐘來(lái)進(jìn)行控制。本系統(tǒng)為了節(jié)約成本，以及從提高系統(tǒng)性能的角度來(lái)考慮。這里 FIFO是一個(gè)先進(jìn)先出的存儲(chǔ)器，因?yàn)樗鼪](méi)有地址線，所以操作起來(lái)也很方便，同時(shí)利用它可同時(shí)進(jìn)行讀寫操作的事實(shí)，使得預(yù)觸發(fā)電路設(shè)計(jì)變得更加容易。具體連接見(jiàn)圖 59所示： 圖 59 FPGA的配置 常州信息職業(yè)技術(shù)學(xué)院電子與電氣工程學(xué)院 畢業(yè)設(shè)計(jì)論文 20 FPGA內(nèi)部邏輯電路的設(shè)計(jì)與實(shí)現(xiàn) 整個(gè) FPGA內(nèi)部邏輯電路圖的設(shè)計(jì)如圖 517所示。 本系統(tǒng)中使用到的 EPlC3T144芯片采用了 AS和 JTAG兩種配置方式。主要用于芯片測(cè)試等功能，使用 IEEE Std l ，支持 JAM STAPL標(biāo)準(zhǔn)，可以使用 Altera下載電纜或主控器來(lái)完成。斷電后，因?yàn)?FPGA內(nèi)部采用的是 SRAM工藝，所以不能本身不能進(jìn)行數(shù)據(jù)的保存。 常州信息職業(yè)技術(shù)學(xué)院電子與電氣工程學(xué)院 畢業(yè)設(shè)計(jì)論文 18 圖 58 FPGA外圍電路的電源和晶振電路 FPGA 的配置 FPGA的配置下載方式：主動(dòng)配置方式 (AS)和 JTAG配置方式。這時(shí) DSP再?gòu)拇鎯?chǔ)器中讀出波形數(shù)據(jù)，送入控制端顯示。直到寫滿為止。一直觸發(fā)信號(hào)的到來(lái)。就使得讀時(shí)鐘和寫始終一致。然后根據(jù) FIFO的讀寫時(shí)鐘的情況。 AD9283的采樣精度為 8位，最大采樣時(shí)鐘為 100MHz，它所產(chǎn)生的數(shù)據(jù)量相當(dāng)大，所以對(duì) FIFO的要求也比較高。圖中信號(hào)從端輸入， INPUTCLK為 AD采樣時(shí)鐘，這里它頻率恒為100MHz，這樣做的好處是用戶在選擇不同的時(shí)基頻率時(shí)不是直接對(duì) AD頻率去進(jìn)行控制，因?yàn)?AD頻繁地切換時(shí)。本系統(tǒng)保護(hù)電路由二極管鉗位電路來(lái)完成。 11腳和 6腳為它的電源引腳。 由于輸入信號(hào)的頻率高達(dá) 100MHz，所以我們可以選擇集成的高速比較器AD9698， 它 是高速 TTL兼容雙電壓比較器。整個(gè)放大電路如圖 。該信號(hào)就需要輸入到放大器中進(jìn)行放大，以提高系統(tǒng)對(duì)被測(cè)信號(hào)的分辨率并降低噪聲對(duì)其的影響。其結(jié)構(gòu)如圖 53所示： 常州信息職業(yè)技術(shù)學(xué)院電子與電氣工程學(xué)院 畢業(yè)設(shè)計(jì)論文 14 圖 53 MAX4547內(nèi)部結(jié)構(gòu) 表 MAX4547邏輯狀態(tài) 在電路中實(shí)現(xiàn)的衰減選擇有 X0 X001兩 種。衰減的具體控制是由處理器來(lái)進(jìn)行控 制。圖 52是一個(gè)典型的信號(hào)衰減電路。其實(shí)這種衰減本質(zhì)上是為一個(gè)平衡電橋。 常州信息職業(yè)技術(shù)學(xué)院電子與電氣工程學(xué)院 畢業(yè)設(shè)計(jì)論文 13 信號(hào)的衰減電路 被測(cè)信號(hào)從前端輸入進(jìn)來(lái)，為了滿足 AD轉(zhuǎn)換的電氣性能首先必須把信號(hào)調(diào)節(jié)到一個(gè)合適的范圍之內(nèi)。 圖 51為 硬件平臺(tái)的總體框圖，從圖 51可以看出，整個(gè)硬件平臺(tái)主要包括有四個(gè)部分模塊，分別為：前端數(shù)據(jù)采集部分硬件電路設(shè)計(jì)； FPGA內(nèi)部控制邏輯和外圍電路；數(shù)據(jù)處理部分的硬件設(shè)計(jì)；平臺(tái)調(diào)試接口；電源、晶振及復(fù)位電路模塊。其實(shí)系統(tǒng)元器件 己定制的系統(tǒng)性能指標(biāo)選擇能夠滿足要求的元件。這里鍵盤和 LCD模塊是用來(lái)進(jìn)行輸入控制和輸出顯示。這樣數(shù)據(jù)采集進(jìn)來(lái)就可以直接存儲(chǔ)在 FPGA中，這樣做就不需要專門的 FIFO芯片，同時(shí)直接在 FPGA中定制 FIFO存儲(chǔ)器，可以提高整個(gè)系統(tǒng)的性能，使得整個(gè)系統(tǒng)的速度更快。轉(zhuǎn)換后的數(shù)字信號(hào)要先送到FIFO存儲(chǔ)器中暫存， FIFO的存儲(chǔ)是靠 FIFO的寫時(shí)鐘來(lái)實(shí)現(xiàn)，而 FIFO的寫時(shí)鐘是由 FPGA中的分頻電路產(chǎn)生的。比如像濾波 、傅立葉變換等，同時(shí)負(fù)責(zé)波形重建，波形重建這里主要會(huì)采用內(nèi)插算法來(lái)重建波形。數(shù)據(jù)采集部分完全由 FPGA來(lái)進(jìn)行控制，DSP只負(fù)責(zé)數(shù)據(jù)的后期處理，系統(tǒng)其他功能由單片機(jī)來(lái)實(shí)現(xiàn)。在這里 DSP把數(shù)據(jù)通過(guò)多緩沖串口發(fā)送給單片機(jī)，然后由單片機(jī)把從 DSP中接收到的數(shù)據(jù)送到 LCD中去顯示。 方案 ：采用 DSP+FPGA+單片機(jī)來(lái)實(shí)現(xiàn)整個(gè)系統(tǒng)。調(diào)試的電路結(jié)果基本上達(dá)到了當(dāng)初所想要達(dá)到的指標(biāo)。并從成本等方面考慮，整個(gè)示波器系統(tǒng)只做了一個(gè)通道。之后再進(jìn)行整個(gè)系統(tǒng)的測(cè)試工作。一般硬件和軟件開(kāi)發(fā)可以同時(shí)進(jìn)行。對(duì)整個(gè)系統(tǒng)如何實(shí)現(xiàn)應(yīng)該有個(gè)詳細(xì)的了解。 常州信息職業(yè)技術(shù)學(xué)院電子與電氣工程學(xué)院 畢業(yè)設(shè)計(jì)論文 8 第 4 章 整體設(shè)計(jì)方案 在數(shù)字存儲(chǔ)示波器的設(shè)計(jì)中主要分為兩大部分：硬件設(shè)計(jì)和軟件設(shè)計(jì)。能較好地反映芯片的實(shí)際工作情況。 ④ 布局布線，就是將綜合后的網(wǎng)表文件針對(duì)某一個(gè)具體的目標(biāo)器件進(jìn)行邏輯映射。 ② 功能仿真，功能仿真就是利用相關(guān)仿真工具對(duì)相關(guān)電路進(jìn)行功能級(jí)別仿真，也就是說(shuō)對(duì)你的輸入設(shè)計(jì)的 邏輯功能進(jìn)行相關(guān)的模擬測(cè)試。從最初的一千多可利用門，發(fā)展到 90年代的幾十萬(wàn)個(gè)可利用門，到 十一世紀(jì)又陸續(xù)推出了幾千萬(wàn)門的 單片 FPGA芯片。然后就可以利用調(diào)試器對(duì)代碼進(jìn)行調(diào)試。需要操作系統(tǒng)的開(kāi)發(fā)方式相對(duì)來(lái)說(shuō)簡(jiǎn)單一些，但是如果加入了操作系統(tǒng)之后，由于操作系統(tǒng)可以屏蔽到硬件的相關(guān)細(xì)節(jié)，用戶即使不了解硬件的相關(guān)細(xì)節(jié)也可以進(jìn)行開(kāi)發(fā)，使得用戶可以把精力專門集中在應(yīng)用程序的開(kāi)發(fā)上來(lái)。 常州信息職業(yè)技術(shù)學(xué)院電子與電氣工程學(xué)院 畢業(yè)設(shè)計(jì)論文 6 DSP 處理器的具體開(kāi)發(fā)流程 對(duì)于 DSP開(kāi)發(fā)來(lái)說(shuō)，可以根據(jù)不同情況來(lái)決定是否要選擇操作系統(tǒng)。 90 年代突飛猛進(jìn)。另外把軟、硬件開(kāi)發(fā)工具集成在其中，使程序的編寫、匯編、程序的軟 /硬件仿真和調(diào)試等開(kāi)發(fā)工作 在統(tǒng)一的環(huán)境中進(jìn)行，給開(kāi)發(fā)工作帶來(lái)極大的方便。這種模塊化設(shè)計(jì)降低了硬件設(shè)計(jì)難度，減少了 硬件設(shè)計(jì)時(shí)間，有利于更高效的開(kāi)發(fā) DSP 系統(tǒng)。FPGA 在通信、數(shù)據(jù)處理、網(wǎng)絡(luò) 、儀器、工業(yè)控制、軍事和航空航天等眾多領(lǐng)域得到了廣泛應(yīng)用。它以其專門的硬件乘法器，特殊的信號(hào)處理指令使得它高速的運(yùn)算速度比最快的 CPU 還快上好幾十倍。數(shù)字示波器的采樣方式包括實(shí)時(shí)采樣和等效采樣 (非實(shí)時(shí)采樣 )。 然后利用數(shù)字信號(hào)處理技術(shù)對(duì)采樣得到的數(shù)字信號(hào)進(jìn)行相關(guān)處理與運(yùn)算 , 從而獲得所需要的各種信號(hào)參數(shù) 。 圖 21給出了模擬示波器的 體系結(jié)構(gòu) 圖。信號(hào)也經(jīng)過(guò)觸發(fā)系統(tǒng)，啟動(dòng)或觸發(fā)水平掃描。在屏幕同一位置電子束投射的頻度越大，顯示得也越亮。 模擬示波器的基本工作原理 模擬示波器工作方式是直接測(cè)量信號(hào)電壓，并通過(guò)從左到右穿過(guò)示波器屏幕的電子束在垂直方向描繪電壓。整個(gè)系統(tǒng) LCD的更新速度有點(diǎn)慢，需要不斷改進(jìn)提高這個(gè)系統(tǒng) 顯示的更新速度。 同 時(shí)對(duì)示波器所要使用到的相關(guān)算法進(jìn)行了相關(guān)的研究。同時(shí)由于本文采用 FPGA，使得數(shù)字存儲(chǔ)示波器的設(shè)計(jì)較為靈活，容易升級(jí)，可以根據(jù)用戶的需要實(shí)現(xiàn)電路的升級(jí)。例如，根據(jù)設(shè)計(jì)便攜式數(shù)字存儲(chǔ)示波器的實(shí)際需要，采用了 DSP+FPGA+單片機(jī)的設(shè)計(jì)方案；研究了高頻電路的設(shè)計(jì)方法，獨(dú)立完成了整個(gè)系統(tǒng)的硬件電路設(shè)計(jì)，并對(duì)其中的某些功能模塊進(jìn)行了調(diào)試，給出了部分調(diào)試報(bào)告；研究了 FFT、濾波、插值算法。DSP和 FPGA都是現(xiàn)在非常流行的，其性價(jià)比也是非常的高。 本文所做的研究工作 DSP是 16位的 RISC處理器，高性能、低功耗是其顯著特點(diǎn)。采用雙通道數(shù)據(jù)采集，一般是單色 LCD 顯示。目前一些國(guó)內(nèi)廠商開(kāi)始進(jìn)軍手持?jǐn)?shù)字示波器這一高端領(lǐng)域。例如Tektronix 公司的 TDS684A 型 4 通道 1GHz 的數(shù)字示波器采用了獲專利的數(shù)字實(shí)時(shí)取樣技術(shù)，并增加了轉(zhuǎn)換率觸發(fā)和建立與保持觸發(fā)功能。 數(shù)字存儲(chǔ)示波器的發(fā)展概況 以前的數(shù)字示波器的屏 幕更新速率慢，無(wú)實(shí)時(shí)采集能力。 由于本文采用 FPGA，使得數(shù)字存儲(chǔ)示波器的設(shè)計(jì)比較靈活，容易升級(jí)。整個(gè)系統(tǒng)采用單通道的方式。 ～ 祥 實(shí)相關(guān)論點(diǎn)、論據(jù)，準(zhǔn)備畢業(yè)設(shè)計(jì)的答辯。 步驟： 硬件電路的設(shè)計(jì)與調(diào)試 軟件的設(shè)計(jì)及調(diào)試 整體調(diào)試與測(cè)試 常州信息職業(yè)技術(shù)學(xué)院電子與電氣工程學(xué)院 畢業(yè)設(shè)計(jì)論文 四、設(shè)計(jì)（論文）進(jìn)度安排： 時(shí) 間 工 作 內(nèi) 容 ～ 熟悉課題，明確任務(wù)要求，調(diào)研，收集資料。該系統(tǒng)資源利用率較高，數(shù)據(jù)轉(zhuǎn)換和存儲(chǔ)采用獨(dú)立集成芯片；系統(tǒng)控制以 FPGA為核心，從而提高了系統(tǒng)的性能，且易于實(shí)現(xiàn)系統(tǒng)的升級(jí)。數(shù)據(jù)的存儲(chǔ)采用雙口 RAM(UT62256)存儲(chǔ)采樣量化后的波形數(shù)據(jù)，同樣用 FPGA控制 RAM的地址線。這種 DSO中看到的波形 是由采集到的數(shù)據(jù)經(jīng)過(guò)重構(gòu)后得到的波形，而 是加到輸入端上信號(hào)的波形。調(diào) 節(jié) 后的信號(hào)再送到 AD變換電路里面完成信號(hào)的數(shù)字化。 畢業(yè)設(shè)計(jì)（畢業(yè)論文） 系