【正文】 第 4 章 程序仿真 24 圖 410 原理圖連接 本設(shè)計沒有外部鏈接，分頻模塊接入開發(fā)板內(nèi)置時鐘 66MHz 信號，輸入模塊接 4*4 行列式鍵盤，輸出部分為六位 7 段數(shù)碼管，小數(shù)點顯示部分直接接入 1Hz信號，作為時鐘狀態(tài)下秒的顯示信號。 圖 44 LED 輸出信號 由圖可得：片選信號正常工作， a,b,c,d,e,f,g 七段信號隨片選信號變化，對比共陰極數(shù)碼管真值表 21，仿真結(jié)果正確。d5) ； 其他程序部分無任何改變，圖 41 為修改后的程序仿真結(jié)果。 下圖為將寄存器 1 的分頻比 1000： 1 改為 1： 1， 即： if(count1[9:0]==1039。bz):sum[11:8]。d0。b001000。 sum[23:20]=sum[23:20]+439。d0。 end end else begin sum[11:8]=sum[11:8]+cinsec。d0。d0。 cinsec=1。d0。d1。d5。 always(posedge clkss) begin if(key==639。 reg sel。 程序是無限循環(huán)，也就是到了流程圖結(jié)束的地方后又會回到開始，程序首先判定是否有鍵按下，如果有，則判定鍵值：若鍵值為 ← 或 → 移動鍵，則會修改 flag 的值，有前文所述， flag 的值代表時分秒的個、十位；若鍵值為 Sel 修改鍵，則會改變 sel寄存器的值，設(shè)計需求是按一次 Sel鍵將會進入修改狀態(tài)，再按一次將退出修改狀態(tài)，方案為設(shè)定 sel 寄存器為 1 位。d8:{a,b,c,d,e,f,g}=739。b1011011。 //顯示數(shù)字 2 439。d0:{a,b,c,d,e,f,g}=739。end 東華理工大學(xué)畢業(yè)（設(shè)計）論文 第 3 章 系統(tǒng)程序設(shè)計 13 3:begin temp=num13。 if(num15==0) //首位滅零 num15=439。 //D0D5 為片選信號 reg[3:0] num10,num11,num12,num13,num14,num15。 本模塊由 250Hz 信號驅(qū)動，采用動態(tài)顯示方法，即對六個 LED 數(shù)碼管循環(huán)掃描。b10001000:key2[5:0]=639。d10。 //鍵位 7 839。b00100001:key2[5:0]=639。d2。d48。 839。b00101000:key1[5:0]=639。d5。 839。 //4*4 key ,low active output[5:0] key。 endmodule 行列式鍵盤程序設(shè)計 相對 if 語句只有兩個分支而言， else 語句是一種多分支語句，故 case 語句多用于條件譯碼電路，本設(shè)計的行列式鍵盤模塊采用 case 語句鍵盤譯碼。d0。 clksy=~clksy。d1。 reg[6:0] count2。 程序每 當(dāng)檢測到內(nèi)置時鐘上升沿，計數(shù)寄存器 1 自加 1，如果寄存器 1 等于 999，則寄存器 1 置 0，寄存器 2 自加 1，如果寄存器 2 等于 131，則 clksy取反，寄存器 3，寄存器 4 均自加 1，寄存器 2 清零 ，F(xiàn)s=fx/ns=50M/[(999+1)*(131+1)]=500,可得 clksy 每秒鐘取反500 次，即可得 clksy=250Hz， 圖 31 分頻程序流程圖 同理寄存器 3 和寄存器 4 每 1/500 秒自加 1。 6）顯示輸出模塊 設(shè)計思路：將時鐘顯示緩存寄存器的數(shù)據(jù)賦值給輸出管腳。 圖 25 數(shù)碼管示意圖 東華理工大學(xué)畢業(yè)（設(shè)計）論文 第 2 章 系統(tǒng)方案設(shè)計 7 頂層模塊設(shè)計方案 此模塊為系統(tǒng)核心模塊，大部分的功能都由此模塊完成。這種方式是很直觀的，但在計數(shù)器設(shè)計時，這樣的驗證方式就顯得很不直觀，尤其當(dāng)計數(shù)器的位數(shù)增加時（如百進制計數(shù)），太多的發(fā)光管將使結(jié)果的獨處非常困難。 如圖 21 所示： 圖 21 系統(tǒng)設(shè)計方案圖 分頻器設(shè)計方案 本設(shè)計采用 FPGA 硬件設(shè)計，其內(nèi)置時鐘頻率為 66MHz，而三個模塊需要的是頻率較低的信號，應(yīng)通過寄存器計數(shù)來實現(xiàn)分頻，考慮到高低頻率差異太大，所以拆分成為兩個寄存器來實現(xiàn)，這樣可以得到 250Hz 信號，然后再使用兩個寄存器可分別得到 5Hz， 1Hz 兩個信號。該平臺支持一個工作組環(huán)境下的設(shè)計要求，其中包括支持基于 Inter 的協(xié)作設(shè)計。 存儲資源包括 1片 24C02和 1片 93C46， 24C02連接在 I2C總線上，是存儲空間為 256字節(jié)串行 E2PROM， 24C02的設(shè)備地址也可以由板上的 3位撥碼開關(guān)設(shè)置。 時鐘資源包括頻率為 66M有源晶振和 1個外接有源晶振插座，外接有源晶振插座可直接安裝用戶自己希望的任何頻率有源晶振。 FA130 隨板資料中包括豐富的開發(fā)實例和制作開發(fā)實例的詳細步驟說明，以及 Quartus II 環(huán)境下的設(shè)計輸入，綜合，仿真等內(nèi)容，另外還包括 SOPC 建立和開發(fā)方面內(nèi)容，如 Nios II 的建立和 Nios II 環(huán)境下 C/C++程序開發(fā)等。 本設(shè)計主要以 FPGA 器件、 EDA 軟件工具、 Verilog HDL 硬件描述語言三方面內(nèi)容作為主線，綜合行列式鍵盤， LED 顯示器件，以及時鐘模塊于一體，實現(xiàn)三個主要模塊的聯(lián)動，輸入部分為 4*4 行列式鍵盤，具備 09 十個數(shù)字鍵、修改 /確認鍵、左右移動鍵，輸出數(shù)據(jù)為 6 位二進制代碼，輸出部分為六位 7 段 LED 數(shù)碼管，可實現(xiàn)時分秒顯示，時鐘滅零顯示，修改閃爍以 及小數(shù)點秒閃爍功能。 本設(shè)計實現(xiàn)以上 FPGA 各功能，可作為 EDA 技術(shù)發(fā)展的價值體現(xiàn)。 本設(shè)計綜合行列式鍵盤 、 LED 顯示器 、 時鐘一體，應(yīng)用 Verilog HDL 語言實現(xiàn)下述功能：計時功能，包括時分秒的計時；校時功能：對時分秒手動調(diào)整以校準時間；鍵盤功能：應(yīng)用 4*4 行列式鍵盤，可實現(xiàn) 09 數(shù)字的直接輸入； LED 動態(tài)掃描顯示和閃爍，移位，滅零等功能，突出了其作為硬件描述語言的良好的可讀性、可移植性和易理解等優(yōu)點 ， 并通過 Altera QuartusⅡ 完成綜合、仿真。電子設(shè)計自動化（ EDA）技術(shù)在數(shù)字系統(tǒng) 設(shè)計中起的作用越來越重要，新的工具和新的設(shè)計方案不斷推出，可編程邏輯器件不斷增加新的模塊，功能越來越強，硬件設(shè)計語言也順應(yīng)形式，推出新的標準，更加好用，更加便捷。 FA130 實現(xiàn)了 系統(tǒng)與 5V系統(tǒng)對接功能，具體是通過 74LVXC3245（或簡稱 3245）實現(xiàn)的。 FPGA配置芯片為 EPCS1， EPCS1為 FLASH類型存儲器，存儲空間為 1M位（ 1,046,496bits）， EPCS1可以工作在 5V或 ，在本開發(fā)板 EPCS1與 FPGA的 IO相 同工作電壓為 。 ，作為 FPGA的核心供電電源。 Altera 的 Quartus II 可編程邏輯軟件屬于第四代 PLD 開發(fā)平臺。 4） 應(yīng)以上三個模塊要求，設(shè)計分頻模塊，產(chǎn)生符合要求的方波。 圖 24 鍵盤電路原理 東華理工大學(xué)畢業(yè)（設(shè)計）論文 第 2 章 系統(tǒng)方案設(shè)計 6 六位 7 段 LED 顯示設(shè)計方案 在譯碼器設(shè)計時，常用發(fā)光二極管的狀態(tài)驗證設(shè)計是否滿足要求。要讓數(shù)碼管顯示數(shù)字 0，那么我們可以設(shè)置{a,b,c,d,e,f,g}為 “1111110”。 5）閃爍模塊 設(shè)計思路：當(dāng) sel 為 1 時，引入 5Hz 信號 clkss，當(dāng) clkss 為 1 時， flag 所對應(yīng)數(shù)據(jù)輸出信號為緩存數(shù)據(jù)，為 0 時對應(yīng)數(shù)據(jù)電平將為高阻態(tài)不顯示，這樣可實現(xiàn)被修改數(shù)據(jù)會以 5Hz 的頻率閃爍顯示。根 據(jù) 設(shè)計 思 路， 本模 塊 將66MHz 信號分頻成為 250Hz，5Hz， 1Hz 三個輸出信號，流程圖如圖 31 所示。 reg[9:0] count1。 cin1=139。d0。d249) begin count3[7:0]=839。 //clkss=5Hz end else count4[5:0]=count4[5:0]+cin2。 input[3:0] x,y。d2。b00100001:key1[5:0]=639。 839。d10。b10001000:key1[5:0]=639。b00010010:key2[5:0]=639。 //鍵位 4 839。d7。b01000010:key2[5:0]=639。 //鍵位 → 839。本模塊同時具有片選，七段譯碼，滅零功能。 //ag 為數(shù)碼管 7 段電平 reg a,b,c,d,e,f,g,D0,D1,D2,D3,D4,D5。 {num10,num11,num12,num13,num14,num15}={num0,num1,num2,num3,num4,num5}。D2=1。 endcase case(temp) //七段譯碼 439。b1101101。d5:{a,b,c,d,e,f,g}=739。 //顯示數(shù)字 7 439。 //無任何顯示 endcase end endmodule 頂層模塊程序設(shè)計 根據(jù)設(shè)計思路，畫出流程圖，見 33。 input[5:0] key。d0。d32) //如果為 → 鍵 begin if(flag1==5) flag1=339。 end else begin sumsec[2:0]=sumsec[2:0]+339。d10) sum[7:4]=439。d0。d10) sum[11:8]=439。d9) begin sum[11:8]=439。 cinmin=0。d10) sum[23:20]=439。d0。 2:{ss0,ss1,ss2,ss3,ss4,ss5}=639。 東華理工大學(xué)畢業(yè)（設(shè)計）論文 第 3 章 系統(tǒng)程序設(shè)計 19 default:{ss0,ss1,ss2,ss3,ss4,ss5}=639。 assign min[3:0]=ss2?(clkss?sum[11:8]:439。 /*括號內(nèi)的值： clkss 高電平 sum，低電平為高阻態(tài)， 輸出管腳的值：該管腳在修改狀態(tài)則為括號內(nèi)的值 否則為 sum值 */ endmodule 東華理工大學(xué)畢業(yè)（設(shè)計）論文 第 4 章 程序仿真 20 第四章 程序仿真 分頻器程序仿真 因為分頻比例太大，在仿真時將 比例減小。d49) →if(count4[5:0]==639。 六位 7 段 LED 顯示程序仿真 如圖 43 所示為輸入信號： 圖 43 LED 輸入信號 圖 44 所示為輸出信號 。 原理圖 如圖 410 所示。實現(xiàn)了小數(shù)點移動功能。 東華理工大學(xué)畢業(yè)（設(shè)計）論文 參考文獻 28 參考文獻 [1] 王金明 編著《數(shù)字系統(tǒng)設(shè)計與 Verilog HDL》（第二版） .北京：電子工業(yè)出版社， [2] 黃鄉(xiāng)生 編寫《 EDA 技術(shù)與應(yīng)用實踐教學(xué)指導(dǎo)書》 .東華理工大 學(xué)電子與機械工程學(xué)院， [3] 王金明 編著《 Verilog HDL 程序設(shè)計教程》 .北京：人民郵電出版社， 20xx [4] 潘松 黃繼業(yè) 編著《 EDA 技術(shù)實用教程》 .北京：科學(xué)出版社， 20xx [5] 黃任 編著《 VHDL 入門 ?解惑 ?經(jīng)典實例 ?經(jīng)驗總結(jié)》（第一版） .北京：北京航空航天大學(xué) [6] 王金明，楊吉斌 編著《 數(shù)字系統(tǒng)設(shè)計與 Verilog HDL》 .北京：電子工業(yè)出版社， 20xx [7] Doulos 編寫《 Verilog174。 reg[5:0] count4。d1。d1。 //clk=1Hz end else count3[7:0]=count3[7:0]+cin2。 input[3:0] x,y。d2。b00100001:key1[5:0]=639。 839。d10。b10000100:key1[5:0]=639。b00010010:key2[5:0]=639。 839。d7。b01000010:key2[5:0]=639。 839。 input clks