【正文】 理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 目 錄 1 目 錄 引 言 ................................................................................................... 1 第一章 系統(tǒng)硬件及設(shè)計(jì)軟件介紹 .......................................................... 2 開發(fā)板介紹 ............................................................................................................ 2 設(shè)計(jì)軟件介紹 ........................................................................................................ 3 第二章 系統(tǒng)方案設(shè)計(jì) ............................................................................. 4 總設(shè)計(jì)方案 ............................................................................................................ 4 分頻器設(shè)計(jì)方案 .................................................................................................... 4 行列式鍵盤設(shè)計(jì)方案 ............................................................................................ 5 六位 7 段 LED 顯示設(shè)計(jì)方案 ................................................................................ 6 頂層模塊設(shè)計(jì)方案 ................................................................................................ 7 第三章 系統(tǒng)程序設(shè)計(jì) ............................................................................. 8 分頻器程序設(shè)計(jì) .................................................................................................... 8 行列式鍵盤程序設(shè)計(jì) .......................................................................................... 10 六位 7 段 LED 顯示程序設(shè)計(jì) .............................................................................. 12 頂層模塊程序設(shè)計(jì) .............................................................................................. 13 第四章 程序仿真 ...................................................................................20 分頻器程序仿真 .................................................................................................. 20 行列式鍵盤程序仿真 .......................................................................................... 20 六位 7 段 LED 顯示程序仿真 .............................................................................. 21 頂層模塊程序仿真 .............................................................................................. 22 結(jié) 論 ......................................................................................................25 致 謝 ......................................................................................................27 參考文獻(xiàn) ..................................................................................................28 附錄 1 分頻器程序 ................................................................................29 附錄 2 行列式鍵盤程序 .........................................................................31 附錄 3 六位 7段 LED 顯示程序 ..............................................................33 附錄 4 頂層時(shí)鐘程序 .............................................................................35 東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 引 言 1 引 言 計(jì)算 機(jī)技術(shù)和微電子工藝的發(fā)展，使得現(xiàn)代數(shù)字系統(tǒng)的設(shè)計(jì)和應(yīng)用進(jìn)入了新的階段。 FPGA 器件不斷增加新的模塊，功能越來(lái)越強(qiáng)大， 基于 FPGA 的外設(shè)電路也順應(yīng)形勢(shì)，不斷升級(jí)。 此程序通過(guò)下載到 FPGA 芯片后 ,可應(yīng)用于實(shí)際的數(shù)字鐘顯示中。而頂層文件時(shí)鐘模塊則將輸入輸出部分聯(lián)結(jié)起來(lái)，實(shí)現(xiàn)時(shí)鐘發(fā)生，顯示緩存，數(shù)據(jù)修改，移位，滅零等功能。 FA130 的 EDA 開發(fā)實(shí)例包括 VHDL 和 Verilog兩個(gè)版本， FA130 的 51 單片機(jī)開發(fā)實(shí)例包括匯編和 C 語(yǔ)言兩個(gè)版本。 復(fù)位電路由一個(gè)復(fù)位按鍵和一片復(fù)位芯片組成，復(fù)位芯片為 IMP812T， IMP812T輸出高電平有效的復(fù)位脈沖，脈沖寬度為 140ms。 93C46為 SPI接口的串行 E2PROM， 93C46存儲(chǔ)空間為 128字節(jié)。 Quartus 平臺(tái)與Cadence、 ExemplarLogic、 MentorGraphics、 Synopsys 和 Synplicity 等 EDA 供應(yīng)商的開發(fā)工具相兼容。 如圖 22 所示 。此時(shí)應(yīng)采用數(shù)碼管顯示，但是當(dāng)用七段數(shù)碼顯示器顯示的位數(shù)較多時(shí)（如顯示 8 位） BCD 碼十進(jìn)制數(shù)），為了節(jié)省硬件開支，常用 動(dòng)態(tài)顯示方法，即對(duì)各 LED 數(shù)碼管循環(huán)掃描。 1） 時(shí)鐘模塊 設(shè)計(jì)思路：定義一個(gè) 長(zhǎng)度為 24 位的 時(shí)鐘顯示緩存 寄存器，每 4 位用 BCD 碼 來(lái)分別顯示時(shí)分秒的個(gè)位，十位，每當(dāng) 1 秒周期則秒個(gè)位加一，當(dāng)秒個(gè)位為 9 時(shí)則清零，秒十位加一，當(dāng)秒為 59 時(shí)清零，分加一， 同理 當(dāng)分為 59，秒為 59 時(shí)，分、秒清零 ，時(shí)加一， 同理 當(dāng)時(shí)為 23，分為 59，秒為 59 時(shí)，時(shí)分秒清零。 東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 第 3 章 系統(tǒng)程序設(shè)計(jì) 8 第三章 系統(tǒng)程序設(shè)計(jì) 分頻器程序設(shè)計(jì) 在現(xiàn)代電子系統(tǒng)中，數(shù)字系統(tǒng)所占的比例越來(lái)越大。如果寄存器 3 等于 249，則寄存器 3 清零， clk 取反，根據(jù)以上結(jié)果可得 clk 每秒取反 2 次，即可得 clk=1Hz。 reg[7:0] count3。 //產(chǎn)生進(jìn)位信號(hào) 1 end else begin count1[9:0]=count1[9:0]+1039。 //clksy=250Hz cin2=139。 clk=~clk。利用 250Hz 信號(hào)掃描 X 軸和 Y 軸電位信號(hào)，當(dāng)某根 X 連接線和 Y 連接線同時(shí)為低電平時(shí)有效。 reg[5:0] key1,key2。b00010100:key1[5:0]=639。 839。d8。b01000100:key1[5:0]=639。 default:key1[5:0]=639。 //鍵位 2 839。d5。b00101000:key2[5:0]=639。 //鍵位 0 839。d48。分時(shí)使用顯示器驅(qū)動(dòng)電路。 reg[3:0] temp。bzzzz。D3=1。b1111110。d3:{a,b,c,d,e,f,g}=739。 //顯示數(shù)字 5 439。b1111111。程序接下來(lái)會(huì)判斷 sel 的值，如果為 1 則進(jìn)入修改狀態(tài)，為零則進(jìn)入計(jì)時(shí)狀態(tài)。 reg[2:0] flag1,sumsec。d48) sel=sel+139。 //如果 flag 等于 5 ， flag 值不變 else flag1=flag1+339。 seccin=0。 else sum[7:4]=key[3:0]?key[3:0]:sum[7:4]。 end else begin sum[7:4]=sum[7:4]+439。 else sum[11:8]=key[3:0]?key[3:0]:sum[11:8]。 if(sum[15:12]==439。 cinmin=0。 else sum[23:20]=key[3:0]?key[3:0]:sum[23:20]。d1。 3:{ss0,ss1,ss2,ss3,ss4,ss5}=639。 endcase end else {ss0,ss1,ss2,ss3,ss4,ss5}=639。 assign min[7:4]=ss3?(clkss?sum[15:12]:439。d999)→ if(count1[9:0]==1039。 圖 41 分頻器模擬仿真 設(shè) 在單位時(shí)間內(nèi)： clk50MHz 的上升沿的次數(shù)為 N， clksy 取反 次數(shù)為 Nsy，計(jì)數(shù)器 1 的分頻比為 p1，計(jì)數(shù)器 2 的分頻比為 p2，計(jì)數(shù)器 3 的分頻比為 p3，計(jì)數(shù)器 4 的分頻比為 p4，則 Nsy=N/（ p1*p2），代入模擬仿真數(shù)據(jù)，得 Nsy=N/2，若在 4 個(gè) clk50MHz的時(shí)間內(nèi)， clksy 取反 2 次，即一 個(gè)周期 ，所以 clksy 與 clk50MHz 的頻率比為 1： 4，與模擬仿真結(jié)果吻合。 東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 第 4 章 程序仿真 22 頂層模塊程序仿真 1）時(shí)鐘仿真，如圖 45。 東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 結(jié) 論 25 結(jié) 論 本 設(shè)計(jì)實(shí)現(xiàn)了設(shè)計(jì) 任務(wù) 要求的大部分功能， 設(shè)計(jì)要求實(shí)現(xiàn)的 時(shí)鐘，鍵盤，閃爍，顯示等功能都已完成 ，仿真結(jié)果也令我十分滿意， 雖然仿真結(jié)果中存在不少抖動(dòng)現(xiàn)象，但經(jīng)過(guò)觀察，抖動(dòng)的時(shí)間很短，并且在各時(shí)鐘的上升沿和下降沿時(shí)沒(méi)有抖動(dòng)（同 節(jié)鍵盤去抖原理），并且 LED顯示部分的仿真結(jié)果不存在抖動(dòng)，如果將程序?qū)懭?FPGA開發(fā)板，將不存在由抖動(dòng)帶來(lái)的任何負(fù)面作用。這就要我們多思考多對(duì)比，多總結(jié)和參考相關(guān)的參考資料，認(rèn)真的投入到設(shè)計(jì)中。 input clk66MHz。 always (posedge clk66MHz) if(count1[9:0]==1039。d0。 cin2=139。d49) begin count4[5:0]=639。 reg[5:0] key1,key2。b00010100:key1[5:0]=639。 839。d8。b01000100:key1[5:0]=639。 default:key1[5:0]=639。 839。d5。b00101000:key2[5:0]=639。 839。d48。 output a,b,