【正文】 d48。b00101000:key2[5:0]=639。 839。b01000100:key1[5:0]=639。 839。 reg[5:0] key1,key2。 cin2=139。 always (posedge clk66MHz) if(count1[9:0]==1039。這就要我們多思考多對(duì)比，多總結(jié)和參考相關(guān)的參考資料，認(rèn)真的投入到設(shè)計(jì)中。 東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 第 4 章 程序仿真 22 頂層模塊程序仿真 1）時(shí)鐘仿真，如圖 45。d999)→ if(count1[9:0]==1039。 endcase end else {ss0,ss1,ss2,ss3,ss4,ss5}=639。d1。 cinmin=0。 else sum[11:8]=key[3:0]?key[3:0]:sum[11:8]。 else sum[7:4]=key[3:0]?key[3:0]:sum[7:4]。 //如果 flag 等于 5 ， flag 值不變 else flag1=flag1+339。 reg[2:0] flag1,sumsec。b1111111。d3:{a,b,c,d,e,f,g}=739。D3=1。 reg[3:0] temp。d48。b00101000:key2[5:0]=639。 //鍵位 2 839。b01000100:key1[5:0]=639。 839。 reg[5:0] key1,key2。 clk=~clk。 //產(chǎn)生進(jìn)位信號(hào) 1 end else begin count1[9:0]=count1[9:0]+1039。如果寄存器 3 等于 249，則寄存器 3 清零， clk 取反，根據(jù)以上結(jié)果可得 clk 每秒取反 2 次，即可得 clk=1Hz。 1） 時(shí)鐘模塊 設(shè)計(jì)思路：定義一個(gè) 長(zhǎng)度為 24 位的 時(shí)鐘顯示緩存 寄存器，每 4 位用 BCD 碼 來分別顯示時(shí)分秒的個(gè)位，十位，每當(dāng) 1 秒周期則秒個(gè)位加一，當(dāng)秒個(gè)位為 9 時(shí)則清零，秒十位加一，當(dāng)秒為 59 時(shí)清零，分加一， 同理 當(dāng)分為 59，秒為 59 時(shí)，分、秒清零 ，時(shí)加一， 同理 當(dāng)時(shí)為 23，分為 59，秒為 59 時(shí)，時(shí)分秒清零。 如圖 22 所示 。 93C46為 SPI接口的串行 E2PROM， 93C46存儲(chǔ)空間為 128字節(jié)。 FA130 的 EDA 開發(fā)實(shí)例包括 VHDL 和 Verilog兩個(gè)版本， FA130 的 51 單片機(jī)開發(fā)實(shí)例包括匯編和 C 語(yǔ)言兩個(gè)版本。 此程序通過下載到 FPGA 芯片后 ,可應(yīng)用于實(shí)際的數(shù)字鐘顯示中。 LED dynamic scanning display and blinking, shift, such as antizero function, highlights the hardware description language as a good readability, easy to understand the advantages of portability, and Altera Quartus Ⅱ through the pletion of synthesis, simulation. FPGA Design and Implementation of the above various functions, can be used as the value of EDA technology embodied. This process by downloading to the FPGA chip can be used in practical digital clock display. Keywords: determinant keyboard, LED display, clock, Verilog HDL. 東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 目 錄 1 目 錄 引 言 ................................................................................................... 1 第一章 系統(tǒng)硬件及設(shè)計(jì)軟件介紹 .......................................................... 2 開發(fā)板介紹 ............................................................................................................ 2 設(shè)計(jì)軟件介紹 ........................................................................................................ 3 第二章 系統(tǒng)方案設(shè)計(jì) ............................................................................. 4 總設(shè)計(jì)方案 ............................................................................................................ 4 分頻器設(shè)計(jì)方案 .................................................................................................... 4 行列式鍵盤設(shè)計(jì)方案 ............................................................................................ 5 六位 7 段 LED 顯示設(shè)計(jì)方案 ................................................................................ 6 頂層模塊設(shè)計(jì)方案 ................................................................................................ 7 第三章 系統(tǒng)程序設(shè)計(jì) ............................................................................. 8 分頻器程序設(shè)計(jì) .................................................................................................... 8 行列式鍵盤程序設(shè)計(jì) .......................................................................................... 10 六位 7 段 LED 顯示程序設(shè)計(jì) .............................................................................. 12 頂層模塊程序設(shè)計(jì) .............................................................................................. 13 第四章 程序仿真 ...................................................................................20 分頻器程序仿真 .................................................................................................. 20 行列式鍵盤程序仿真 .......................................................................................... 20 六位 7 段 LED 顯示程序仿真 .............................................................................. 21 頂層模塊程序仿真 .............................................................................................. 22 結(jié) 論 ......................................................................................................25 致 謝 ......................................................................................................27 參考文獻(xiàn) ..................................................................................................28 附錄 1 分頻器程序 ................................................................................29 附錄 2 行列式鍵盤程序 .........................................................................31 附錄 3 六位 7段 LED 顯示程序 ..............................................................33 附錄 4 頂層時(shí)鐘程序 .............................................................................35 東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 引 言 1 引 言 計(jì)算 機(jī)技術(shù)和微電子工藝的發(fā)展，使得現(xiàn)代數(shù)字系統(tǒng)的設(shè)計(jì)和應(yīng)用進(jìn)入了新的階段。EP1C3可用 I/O分 4組全部以插針的形式引出，供外部擴(kuò)展時(shí)使用。系統(tǒng)設(shè)計(jì)者現(xiàn)在能夠用 Quartus II 軟件評(píng)估HardCopy Stratix 器件的性能和功耗，相應(yīng)地進(jìn)行最大吞吐量設(shè)計(jì)。 如圖 24 所示 。 圖 26 數(shù)據(jù)修改信號(hào) 檢測(cè)鍵盤輸入信號(hào)，若有 09 數(shù)字信號(hào)輸入則將對(duì)應(yīng)數(shù)字賦值給相應(yīng)時(shí)鐘顯示緩存寄存器。 reg clk,clkss,clksy。d131) begin count2[7:0]=839。 東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 第 3 章 系統(tǒng)程序設(shè)計(jì) 10 clkss=~clkss。b00010010:key1[5:0]=639。d7。 839。d4。 //鍵位 9 839。 //判定 如果兩次結(jié)果相同 則輸出為 //鍵值 如果不同 則輸出為 0 endmodule 六位 7 段 LED 顯示程序設(shè)計(jì) 聯(lián)華眾科 FPGA 開發(fā)板 FA130 的數(shù)碼顯示為六位 7 段共 陰 極 數(shù)碼管， 其工作特點(diǎn)是，當(dāng)筆段電極接高電平，公共陰極接低 電平時(shí)，相應(yīng)筆段發(fā)光。 else flag=flag+1。end default:temp=0。 //顯示數(shù)字 4 439。b0000000。 initial flag1=339。 seccin=1。d5) begin sum[7:4]=439。 end end else if(cinsec) begin if(sum[11:8]==439。 end else if(flag1==5) begin if(key==639。b010000。bz):sum[7:4]。d2) ； 將寄存器 4 的分頻 比 50： 1 改為 6： 1， 即： if(count4[5:0]==639。 圖 49 確認(rèn)鍵仿真 說明一下 key 值代表的含義： 110：表示輸入數(shù)字 1， 2， 3， … ， 9， 0； 東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 第 4 章 程序仿真 23 16：左移 32：右移 48：修改 /確認(rèn)