【正文】 input clksy。b01000010:key2[5:0]=639。 839。b10000100:key1[5:0]=639。 839。d2。 //clk=1Hz end else count3[7:0]=count3[7:0]+cin2。d1。 東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 參考文獻(xiàn) 28 參考文獻(xiàn) [1] 王金明 編著《數(shù)字系統(tǒng)設(shè)計(jì)與 Verilog HDL》（第二版） .北京：電子工業(yè)出版社， [2] 黃鄉(xiāng)生 編寫(xiě)《 EDA 技術(shù)與應(yīng)用實(shí)踐教學(xué)指導(dǎo)書(shū)》 .東華理工大 學(xué)電子與機(jī)械工程學(xué)院， [3] 王金明 編著《 Verilog HDL 程序設(shè)計(jì)教程》 .北京：人民郵電出版社， 20xx [4] 潘松 黃繼業(yè) 編著《 EDA 技術(shù)實(shí)用教程》 .北京：科學(xué)出版社， 20xx [5] 黃任 編著《 VHDL 入門(mén) ?解惑 ?經(jīng)典實(shí)例 ?經(jīng)驗(yàn)總結(jié)》（第一版） .北京：北京航空航天大學(xué) [6] 王金明，楊吉斌 編著《 數(shù)字系統(tǒng)設(shè)計(jì)與 Verilog HDL》 .北京：電子工業(yè)出版社， 20xx [7] Doulos 編寫(xiě)《 Verilog174。 原理圖 如圖 410 所示。d49) →if(count4[5:0]==639。 assign min[3:0]=ss2?(clkss?sum[11:8]:439。 2:{ss0,ss1,ss2,ss3,ss4,ss5}=639。d10) sum[23:20]=439。d9) begin sum[11:8]=439。d0。 end else begin sumsec[2:0]=sumsec[2:0]+339。d0。 //無(wú)任何顯示 endcase end endmodule 頂層模塊程序設(shè)計(jì) 根據(jù)設(shè)計(jì)思路，畫(huà)出流程圖，見(jiàn) 33。d5:{a,b,c,d,e,f,g}=739。 endcase case(temp) //七段譯碼 439。 {num10,num11,num12,num13,num14,num15}={num0,num1,num2,num3,num4,num5}。本模塊同時(shí)具有片選，七段譯碼，滅零功能。b01000010:key2[5:0]=639。 //鍵位 4 839。b10001000:key1[5:0]=639。 839。d2。 //clkss=5Hz end else count4[5:0]=count4[5:0]+cin2。d0。 reg[9:0] count1。 5）閃爍模塊 設(shè)計(jì)思路：當(dāng) sel 為 1 時(shí)，引入 5Hz 信號(hào) clkss，當(dāng) clkss 為 1 時(shí)， flag 所對(duì)應(yīng)數(shù)據(jù)輸出信號(hào)為緩存數(shù)據(jù)，為 0 時(shí)對(duì)應(yīng)數(shù)據(jù)電平將為高阻態(tài)不顯示，這樣可實(shí)現(xiàn)被修改數(shù)據(jù)會(huì)以 5Hz 的頻率閃爍顯示。 圖 24 鍵盤(pán)電路原理 東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 第 2 章 系統(tǒng)方案設(shè)計(jì) 6 六位 7 段 LED 顯示設(shè)計(jì)方案 在譯碼器設(shè)計(jì)時(shí)，常用發(fā)光二極管的狀態(tài)驗(yàn)證設(shè)計(jì)是否滿足要求。 Altera 的 Quartus II 可編程邏輯軟件屬于第四代 PLD 開(kāi)發(fā)平臺(tái)。 FPGA配置芯片為 EPCS1， EPCS1為 FLASH類型存儲(chǔ)器，存儲(chǔ)空間為 1M位（ 1,046,496bits）， EPCS1可以工作在 5V或 ，在本開(kāi)發(fā)板 EPCS1與 FPGA的 IO相 同工作電壓為 。電子設(shè)計(jì)自動(dòng)化（ EDA）技術(shù)在數(shù)字系統(tǒng) 設(shè)計(jì)中起的作用越來(lái)越重要，新的工具和新的設(shè)計(jì)方案不斷推出，可編程邏輯器件不斷增加新的模塊，功能越來(lái)越強(qiáng)，硬件設(shè)計(jì)語(yǔ)言也順應(yīng)形式，推出新的標(biāo)準(zhǔn)，更加好用，更加便捷。 本設(shè)計(jì)實(shí)現(xiàn)以上 FPGA 各功能，可作為 EDA 技術(shù)發(fā)展的價(jià)值體現(xiàn)。 FA130 隨板資料中包括豐富的開(kāi)發(fā)實(shí)例和制作開(kāi)發(fā)實(shí)例的詳細(xì)步驟說(shuō)明，以及 Quartus II 環(huán)境下的設(shè)計(jì)輸入，綜合，仿真等內(nèi)容，另外還包括 SOPC 建立和開(kāi)發(fā)方面內(nèi)容，如 Nios II 的建立和 Nios II 環(huán)境下 C/C++程序開(kāi)發(fā)等。 存儲(chǔ)資源包括 1片 24C02和 1片 93C46， 24C02連接在 I2C總線上，是存儲(chǔ)空間為 256字節(jié)串行 E2PROM， 24C02的設(shè)備地址也可以由板上的 3位撥碼開(kāi)關(guān)設(shè)置。 如圖 21 所示： 圖 21 系統(tǒng)設(shè)計(jì)方案圖 分頻器設(shè)計(jì)方案 本設(shè)計(jì)采用 FPGA 硬件設(shè)計(jì)，其內(nèi)置時(shí)鐘頻率為 66MHz，而三個(gè)模塊需要的是頻率較低的信號(hào)，應(yīng)通過(guò)寄存器計(jì)數(shù)來(lái)實(shí)現(xiàn)分頻，考慮到高低頻率差異太大，所以拆分成為兩個(gè)寄存器來(lái)實(shí)現(xiàn)，這樣可以得到 250Hz 信號(hào)，然后再使用兩個(gè)寄存器可分別得到 5Hz， 1Hz 兩個(gè)信號(hào)。 圖 25 數(shù)碼管示意圖 東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 第 2 章 系統(tǒng)方案設(shè)計(jì) 7 頂層模塊設(shè)計(jì)方案 此模塊為系統(tǒng)核心模塊，大部分的功能都由此模塊完成。 程序每 當(dāng)檢測(cè)到內(nèi)置時(shí)鐘上升沿，計(jì)數(shù)寄存器 1 自加 1，如果寄存器 1 等于 999，則寄存器 1 置 0，寄存器 2 自加 1，如果寄存器 2 等于 131，則 clksy取反，寄存器 3，寄存器 4 均自加 1，寄存器 2 清零 ，F(xiàn)s=fx/ns=50M/[(999+1)*(131+1)]=500,可得 clksy 每秒鐘取反500 次，即可得 clksy=250Hz， 圖 31 分頻程序流程圖 同理寄存器 3 和寄存器 4 每 1/500 秒自加 1。d1。d0。 //4*4 key ,low active output[5:0] key。d5。 839。d2。 //鍵位 7 839。b10001000:key2[5:0]=639。 //D0D5 為片選信號(hào) reg[3:0] num10,num11,num12,num13,num14,num15。end 東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 第 3 章 系統(tǒng)程序設(shè)計(jì) 13 3:begin temp=num13。 //顯示數(shù)字 2 439。d8:{a,b,c,d,e,f,g}=739。 reg sel。d5。d0。d0。 end end else begin sum[11:8]=sum[11:8]+cinsec。 sum[23:20]=sum[23:20]+439。d0。 下圖為將寄存器 1 的分頻比 1000： 1 改為 1： 1， 即： if(count1[9:0]==1039。 圖 44 LED 輸出信號(hào) 由圖可得：片選信號(hào)正常工作， a,b,c,d,e,f,g 七段信號(hào)隨片選信號(hào)變化，對(duì)比共陰極數(shù)碼管真值表 21，仿真結(jié)果正確。 綜上所述，在完成一個(gè)設(shè)計(jì)課題時(shí)，要充分考慮到各種問(wèn)題，以及實(shí)現(xiàn)方法的優(yōu)越性，盡量使在滿足課題要求的前提下做到盡善盡美。 reg cin1,cin2。 end else begin count2[7:0]=count2[7:0]+cin1。 //4*4 key ,low active output[5:0] key。d5。 839。d2。 東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 附 錄 32 839。b10000100:key2[5:0]=639。 always(posedge clksy) begin {D0,D1,D2。d32。b00100100:key2[5:0]=639。 839。b01000010:key1[5:0]=639。 839。 //clksy=64hz input clksy。 //clksy=250Hz cin2=139。 reg[7:0] count3。 功能實(shí)現(xiàn)：例如鍵盤(pán)輸入 液晶顯示器依次顯示結(jié)果如下： 1.； 12.； 123.； ； ； 。 第二次按下 x3,y2 鍵，即 7 鍵，輸出 key[5:0]=7； 第三次按下 x2,y2 鍵 ，即 6 鍵，輸出 key[5:0]=6. 可看出仿真結(jié)果完全正確。bz):sum[23:20]。b000001。d9) begin sum[19:16]=439。d1。 end end end always(posedge clkss) begin if(sel) begin if(flag1==2) begin if(key==639。 //key 低四位不為零則賦值 end else if(flag1==1) begin if(key==639。 //如果 flag 不為 0 ，那么 flag 減 1 end else if(key==639。 input clkss。b1110000。d2:{a,b,c,d,e,f,g}=739。end 2:begin temp=num12。 //num0num5 為時(shí)分秒 6 位輸入 output a,b,c,d,e,f,g,D0,D1,D2,D3,D4,D5。d32。b00100100:key2[5:0]=639。 //鍵位 1 839。b01000010:key1[5:0]=639。 839。 //clksy=64hz input clksy。 //進(jìn)位信號(hào) 2 清零 end always (posedge clk66MHz) if(count3[7:0]==839。d0。本設(shè)計(jì)采用標(biāo)準(zhǔn)計(jì)數(shù)器來(lái)實(shí)現(xiàn)。例如：設(shè)置 a 的管腳為 ?1?，那么 0 這條線就會(huì)亮；設(shè)置 g 的管腳為 ?1?，那么 6 這條線就會(huì)亮。 3） 主程序：實(shí)現(xiàn)時(shí)鐘產(chǎn)生，鍵位識(shí)別，數(shù)據(jù)修改，移位等功能。 ，作為 FPGA的 IO電源和開(kāi)發(fā)板上其他設(shè)備電源。 FA130 具有豐富的板載資源，由于板載有 51單片機(jī)， FA130 還可以作為 51 單片機(jī)的學(xué)習(xí)開(kāi)發(fā)板。 FPGA 器件不斷增加新的模塊，功能越來(lái)越強(qiáng)大，基 于 FPGA 的外設(shè)電路也順應(yīng)形勢(shì)，不斷升級(jí)。而頂層文件時(shí)鐘模塊則將輸入輸出部分聯(lián)結(jié)起來(lái)，實(shí)現(xiàn)時(shí)鐘發(fā)生，顯示緩存，數(shù)據(jù)修改，移位，滅零等功能。 復(fù)位電路由一個(gè)復(fù)位按鍵和一片復(fù)位芯片組成，復(fù)位芯片為 IMP812T， IMP812T輸出高電平有效的復(fù)位脈沖，脈沖寬度為 140ms。 Quartus 平臺(tái)與Cadence、 ExemplarLogic、 MentorGraphics、 Synopsys 和 Synplicity 等 EDA 供應(yīng)商的開(kāi)發(fā)工具相兼容。此時(shí)應(yīng)采用數(shù)碼管顯示， 但是當(dāng)用七段數(shù)碼顯示器顯示的位數(shù)較多時(shí)（如顯示 8 位） BCD 碼十進(jìn)制數(shù)），為了節(jié)省硬件開(kāi)支，常用動(dòng)態(tài)顯示方法，即對(duì)各 LED 數(shù)碼管循環(huán)掃描。 東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 第 3 章 系統(tǒng)程序設(shè)計(jì) 8 第三章 系統(tǒng)程序設(shè)計(jì) 分 頻器程序設(shè)計(jì) 在現(xiàn)代電子系統(tǒng)中，數(shù)字系統(tǒng)所占的比例越來(lái)越大。 reg[7:0] count3。 //clksy=250Hz cin2=139。利用 250Hz 信號(hào)掃描 X 軸和 Y 軸電位信號(hào)，當(dāng)某根 X 連接線和 Y 連接線同時(shí)為低電平時(shí)有效。b00010100:key1[5:0]=639。d8。 default:key1[5:0]=639。d5。 //鍵位 0 839。分時(shí)使用顯示器驅(qū)動(dòng)電路。bzzzz。b1111110。 //顯示數(shù)字 5 439。程序接下來(lái)會(huì)判斷 sel 的值，如果為 1 則進(jìn)入修改狀態(tài)，為零則進(jìn)入計(jì)時(shí)狀態(tài)。d48) sel=sel+139。 seccin=0。 end else begin sum[7:4]=sum[7:4]+439。 if(sum[15:12]==439。 else sum[23:20]=key[3:0]?key[3:0]:sum[23:20]。 3:{ss0,ss1,ss2,ss3,ss4,ss5}=639。 assign min[7:4]=ss3?(clkss?sum[15:12]:439。 圖 41 分頻器模擬仿真 設(shè)在單位時(shí)間內(nèi)： clk50MHz 的上升沿的次數(shù)為 N， clksy 取反次數(shù)為 Nsy，計(jì)數(shù)器 1 的分頻比為 p1，計(jì)數(shù)器 2 的分頻比為 p2，計(jì)數(shù)器 3 的分頻比為 p3，計(jì)數(shù)器 4 的分頻比為 p4，則 Nsy=N/（ p1*p2），代入模擬仿真數(shù)據(jù)，得 Nsy=N/2，若在 4 個(gè) clk50MHz的時(shí)間內(nèi)， clksy 取反