【正文】 SPI IP 核的配置主要包括主 /從設(shè)置、數(shù)據(jù)寄存器設(shè)置和時(shí)序設(shè)置，比較簡(jiǎn)單。 timer IP 核 Timer IP 核可以完成定時(shí)和計(jì)數(shù)功能，在 Nios II 系統(tǒng)中，用戶可以根據(jù)需要添加配置多個(gè) Timer。 硬件除法選項(xiàng) 實(shí)現(xiàn)整個(gè) MPC算法的 C/C++程序運(yùn)行在 Nios ‖處理器中。并且設(shè)置有 EN 和 CLRN 輸入端，可以對(duì)各模塊清零和控制。這里介紹 GPC 的原來(lái)，設(shè) 1)( 1 ??qC 。 SOPC 開(kāi)發(fā)流程簡(jiǎn)圖流程如圖 所示。在 SOPC Builder 和 Nios II IDE 自動(dòng)生成的仿真環(huán)境中，能夠十分方便地對(duì) Nios II 處理器系統(tǒng)進(jìn)行仿真。 Avalon 總線是一種相對(duì)簡(jiǎn)單的總線結(jié)構(gòu)，主要用于連接片內(nèi)處理器與外設(shè)，以構(gòu)成可編程片上系統(tǒng)。在第一種實(shí)現(xiàn)方案中，由于硬核是預(yù)先植入的，其結(jié)構(gòu)不能改變，功能也相對(duì)固定，無(wú)法裁減硬件資源，而且此類硬核多來(lái)自第三方公司，其知識(shí)產(chǎn)權(quán)費(fèi)用導(dǎo)致成本地增加。 FPGA 內(nèi)部嵌入 CPU 或 DSP 等處理器，使 FPGA 在一定程度上具備了實(shí)現(xiàn)軟硬件聯(lián)合系統(tǒng)的能力， FPGA 正逐步成為 SOPC（ System On Programmable Chip）的高效設(shè)計(jì)平臺(tái)。FPGA 在通信、數(shù)據(jù)處理、儀器、工業(yè)控制、軍事和航空航天等眾多領(lǐng)域得到了廣泛應(yīng)用；隨著功耗和成本的進(jìn)一步降低， FPGA 還將進(jìn)入更多的應(yīng)用領(lǐng)域。因此，采用 FPGA 芯片實(shí) 現(xiàn) MPC 算法，就能使其在線求解速度得到提高，提高其控制器的實(shí)時(shí)性。由于預(yù)測(cè)控制的優(yōu)化過(guò)程是在有限的采樣時(shí)間間隔內(nèi)反復(fù)在線計(jì)算求解 5 優(yōu)化問(wèn)題，這就需要準(zhǔn)確快速的優(yōu)化算法，在每個(gè)時(shí)間間隔內(nèi)快速準(zhǔn)確地求出最優(yōu)解。 ” 范德堡韋德希望在 20xx 年 3 月應(yīng)用重構(gòu)運(yùn)算國(guó)際研討會(huì)上詳細(xì)介紹他的研究發(fā)現(xiàn)。 研究人員采用了一種名為 “ 現(xiàn)場(chǎng)可編程門陣列 ”( 以下簡(jiǎn)稱 “FPGA”) 的芯片，使得微晶片就像都含有數(shù)百萬(wàn)個(gè)晶體管一樣，而晶體管則是任何電路的基本組成部分。FPGA。處理器陣列 。不過(guò)， FPGA 芯片可由用戶安裝到特定電路，它們的功能不是在出廠時(shí) 2 就設(shè)定好的。 預(yù)測(cè)控制的發(fā)展和應(yīng)用 以狀態(tài)空間法為基礎(chǔ)的現(xiàn)代控制理 論自創(chuàng)立以來(lái)，已得到了迅速發(fā)展，特別是在航天、航空領(lǐng)域取得了令人矚目的成就，并且對(duì)自動(dòng)控制技術(shù)的發(fā)展起到了積極的推動(dòng)作用。因此，如何在有限的采樣間隔內(nèi)快速找到最優(yōu)解，是預(yù)測(cè)控制算法最困難的環(huán)節(jié)。 2) 高集成性及控制器微型化： FPGA 芯片采用芯片級(jí)封裝（ CSP），其芯片的體積已經(jīng)縮小到 mm 級(jí)。 FPGA 結(jié)構(gòu) 目前 FPGA 的生產(chǎn)廠商主要有 Xilinx、 Altera、 Actel、 Lattice、 QuickLogic。 11 FPGA 特點(diǎn) 在二十幾年的發(fā)展過(guò)程中， FPGA 的硬件體系結(jié)構(gòu)和軟件開(kāi) 發(fā)工具都在不斷的完善，日趨成熟。如果利用軟核嵌 13 入式系統(tǒng)處理器就能有效克服這些不利因素。它描述了主從組件外設(shè)間的端口連接關(guān)系，以及組件間通信的時(shí)序關(guān)系。 Nios II IDE 是一個(gè)基于 Eclipse 架構(gòu)的集成開(kāi)發(fā)環(huán)境，它包括一整套開(kāi)發(fā)工具： GNU 開(kāi)發(fā)工具，基于 GDB 的調(diào)試器，包括軟件仿真和硬件調(diào)試；提供用戶一個(gè)硬件抽象層 HAL；提供嵌入式操作系統(tǒng) Micro C/OSII 和 LwTCP/IP 協(xié)議棧的支持；提供幫助用戶快速入門的軟件模板；提供 Flash 下載支持（ Flash Programmer 和 Quartus II Programmer）。 18 圖 SOPC 開(kāi) 發(fā)流程簡(jiǎn)圖 19 第 3 章 廣義預(yù)測(cè)控制算法 廣義預(yù)測(cè)控制算法保持了最小方差控制器的在線辨識(shí)，模型預(yù)測(cè)和最小方差控制等特點(diǎn)，吸收了 DMC 和 MAC 中的優(yōu)點(diǎn)，提供了在復(fù)雜的環(huán)境下有效地利用過(guò)程信息進(jìn)行優(yōu)化控制的途徑。為了推導(dǎo)出將 來(lái)時(shí)刻輸出的預(yù)測(cè)值，使用 Diophantine 方程： )()(1 111 ??? ??? qFqAqE jj （ ） )1( .........)( ????? ???? jjjjjj qeqeeqE （ ） njjjjj qfqffqF ???? ???? . . . . . . . . .)( （ ） 將（ ）式兩側(cè)乘以 jj qE? ，得 )()1()( jtEjtuBEjtyAE jj ???????? ? （ ） 由（ ）式可得 21 )()()1()( jtEtyFjtuBEjty jj ???????? ? （ ） 由（ ）和（ ）可以看到，由于 )1( ??? jtuBE j 只與控制有關(guān)，而 )(tyFj只與輸出有關(guān)，（ ）式中最后一項(xiàng)為將來(lái)時(shí)刻的白噪聲，因此 t 時(shí)刻后 j 步輸出的最小方差預(yù)測(cè)值為 )()1()( tyFjtuBEtjty jj ?????? （ ） 得到的（ ）式即為廣義預(yù)測(cè)控制的預(yù)測(cè)模型。下面是對(duì)該模塊的仿真波形圖： 圖 乘法加法器 的 仿真波形圖 對(duì)結(jié)果的分析發(fā)現(xiàn)，除了在時(shí)鐘變換的地方會(huì)出現(xiàn)一些不可預(yù)料的結(jié)果外，正常的運(yùn)算結(jié)果是滿足設(shè)計(jì)要求的。 FPGA 芯片中包含一個(gè)可由設(shè)計(jì)者定制的 Nios ‖軟核處理器，實(shí)現(xiàn) MPC 算法的 C 語(yǔ)言程序代碼運(yùn)行在此處理器中。 256 條定制指令和數(shù)量不限的硬件加速器 在本系統(tǒng)中需要一個(gè) Timer IP 核，作為時(shí)間戳計(jì)時(shí)器，用來(lái)完成對(duì)采樣周期的精確計(jì)時(shí)。 本系統(tǒng)中， SPI 設(shè)置為主設(shè)備，其他設(shè)置采用默認(rèn)值。當(dāng)被配置為一個(gè)主設(shè)備時(shí)， SPI 最多能控制 16 獨(dú)立的 SPI 從設(shè)備。在系統(tǒng)軟硬件調(diào)試完畢后，也可以將 JTAG UART IP 核去除以節(jié)省資源。 單周期硬件乘法和桶形移位寄存器 方案中， FPGA 芯片中嵌入了一個(gè)軟核處理器 Nios ‖處理器。下圖為搭建框圖： 圖 乘法加法器的 框圖 27 首先對(duì)輸入數(shù)據(jù)在時(shí)鐘沿到來(lái)時(shí)進(jìn)行存儲(chǔ)，然后在下一個(gè)時(shí)鐘沿到來(lái)時(shí)在再進(jìn)行計(jì)算，這樣可以防止競(jìng)爭(zhēng)冒險(xiǎn)和毛刺的出現(xiàn)，圖中所采用的各模塊都是利用軟件提供的封裝器件搭建而成。 )(ty , )(tu 分別表示被控對(duì)象的輸入和輸出。 硬件和軟件設(shè)計(jì)調(diào)試完成后，則需要使用編程工具（ Flash Programmer 和 Quartus II Programmer）將配置文件下載到 FPGA 的配置芯片或 Flash 存儲(chǔ)器，并將可執(zhí)行文件（ *.elf）編程到 Flash 中。當(dāng)設(shè)計(jì)完畢時(shí)，還可以借助 ModelSimAltera 仿真軟件進(jìn)行仿真， SOPC Builder 為仿真系統(tǒng)自生成 VHDL 和 Verilog 仿真模型。標(biāo)準(zhǔn)外設(shè)和定制外設(shè)與 Nios II 處理器核通過(guò)與 Avalon Switch Fabric 連接進(jìn)行通信。 （ 2）基于 FPGA 嵌 入 IP 軟核的 SOPC 系統(tǒng)。 4) 底層嵌入功能單元 底層嵌入功能單元這里指的是那些通用程度較高的嵌入式功能模塊，比如硬件乘法器、 PLL（ Phase Locked Loop）、 DLL（ Delay Locked Loop）、 DSP 等。它具有集成度高、研制時(shí)間短、體積小、保密性強(qiáng)、可靠性高及設(shè)計(jì)靈活等優(yōu)點(diǎn)。 6 利用 FPGA 實(shí)現(xiàn)預(yù)測(cè)控制器可以解決以下一些問(wèn)題： 1) 高性能及高實(shí)時(shí)性：由于 FPGA 芯片內(nèi)部是通過(guò)上百萬(wàn)門邏輯單元完成硬件實(shí)現(xiàn)，并且具有很強(qiáng)的并行處理能力，它的運(yùn)算速度比基于傳統(tǒng)的單片機(jī)和其他通用的嵌入式處理器的軟件實(shí)現(xiàn)方案要快，具有很高的性能。 目前預(yù)測(cè)控制主要面臨的一大挑戰(zhàn)是其復(fù)雜的優(yōu)化運(yùn)算使其無(wú)法滿足高實(shí)時(shí)性要求。我認(rèn)為此類處理器會(huì)得到更廣泛的應(yīng)用，有助于 3 在今后幾年進(jìn)一步提升電腦運(yùn)算速度。雖然速度更快，但由于新型 “ 超級(jí) ” 電腦的能耗遠(yuǎn)低于當(dāng)前電腦，所以更加環(huán)保。 設(shè)計(jì)中的各模塊均采用 HDL 通用硬件描述語(yǔ)言進(jìn) 行描述，對(duì)仿真結(jié)果進(jìn)行了分析表明 :采用 FPGA 陣列處理器實(shí)現(xiàn)預(yù)測(cè)控制系統(tǒng)，能大幅提高預(yù)測(cè)控制的在線優(yōu)化速度，減小控制器面積，擴(kuò)大預(yù)測(cè)控制的應(yīng)用領(lǐng)域 . 關(guān)鍵詞 :預(yù)測(cè)控制算法 。矩陣求逆 。這樣一 來(lái)，用戶可以將晶體管劃分成一個(gè)個(gè) “ 小群體 ” ，要求每個(gè)“ 小群體 ” 完成不同的任務(wù)。但隨著科學(xué)技術(shù)的不斷進(jìn)步和工業(yè)生產(chǎn)的迅速發(fā)展，對(duì)大型、復(fù)雜和不確定性系統(tǒng)實(shí)行自動(dòng)控制的要求不斷提高，使得現(xiàn)代控制理論的局限性日益明顯。特別是在快速系統(tǒng)中，由于預(yù)測(cè)算法優(yōu)化過(guò)程中有多維搜 索的復(fù)雜性，使整個(gè)算法的快速性受到限制。而采用 SOPC（ System On Programmable Chip， SOPC）技術(shù)，可以在一片 FPGA 芯片上實(shí)現(xiàn)整個(gè)預(yù)測(cè)控制器，從而使預(yù)測(cè)控制器的體積大大縮小，可以實(shí)現(xiàn)控制器的微型化，這樣會(huì)使控制器的可植入性得到很大提高。盡管這些廠商生產(chǎn)的 FPGA 品種和型號(hào)繁多，具體結(jié)構(gòu)和性能指標(biāo)各有特色，但它們都有一個(gè)共同之處，即由邏輯功能塊排成陣列，并由可編程的互連資源連接這些邏輯功能塊，從而實(shí)現(xiàn)不同的設(shè)計(jì)。從最初的 1200 個(gè)可用門， 90 年代時(shí)幾十萬(wàn)個(gè)可用門，發(fā)展到目前數(shù)百萬(wàn)門至上千萬(wàn)門的單片 FPGA 芯片， Xilinx、 Altera 等世界頂級(jí)廠商已經(jīng)將 FPGA 器件的集成度提高到一個(gè)新的水平。最具有代表性的嵌入式軟核處理器是 Altera 公司的 NiosII 軟核處理器。 Nios II 嵌入式處理器的特性： II 處理器核 Nios II 處理器系列由三個(gè)不同的內(nèi)核組成，可以靈活地控制成本和性能，從而擁有廣泛的應(yīng)用空間； 開(kāi)發(fā)人員可以在 Nios II 處理器核內(nèi)增加硬件，用來(lái)執(zhí)行復(fù)雜運(yùn)算任務(wù)，為時(shí)序要求緊張的軟件提供加速算法； 調(diào)試 模塊 JTAG 調(diào)試模塊提供了通過(guò)本地或遠(yuǎn)端 PC 主機(jī)實(shí)現(xiàn) Nios II 處理器的在芯片控制、調(diào)試和通訊功能，這是 Nios II 處理器的一個(gè)極具競(jìng)爭(zhēng)力的特性； Nios II 開(kāi)發(fā)套件包括一套標(biāo)準(zhǔn)外圍設(shè)備庫(kù)，在 Altera 的 FPGA 中可以免費(fèi)使用。 16 SignalTap II 邏輯分析儀是 Altera 的第二代系統(tǒng)級(jí)調(diào)試工具，能夠獲取、顯示 FPGA/SOPC 系 統(tǒng)的實(shí)時(shí)信號(hào)，幫助設(shè)計(jì)者在其系統(tǒng)設(shè)計(jì)中觀察硬件和軟件的交互作用，從而方便地進(jìn)行系統(tǒng)調(diào)試。它具有預(yù)測(cè)模型，滾動(dòng)優(yōu)化，在線反饋校正和柔化作用等優(yōu)點(diǎn)的一種新型控制算法，是控制論中模型，控制和反饋概念的具體體現(xiàn)。 改進(jìn)的廣義預(yù)測(cè)控制算法 廣義預(yù)測(cè)控制的基本算法受 )( 1?qC 多項(xiàng)式穩(wěn)定的限制，同時(shí)還需求解Diophantine 方程，而且在算法中未直接考慮到時(shí)滯的影響。 移位寄存器： 由于在預(yù)測(cè)控制算法中，進(jìn)行預(yù)算的變量值 一般都是矩陣形式，所以為了在FPGA 中能夠?qū)仃囘M(jìn)行運(yùn)算，本文中設(shè)計(jì)利用串入串出移位寄存器來(lái)實(shí)現(xiàn)矩陣的存儲(chǔ)和計(jì)算，通過(guò)移位對(duì)矩陣中各個(gè)變量進(jìn)行操作。 除了核心的 Altera Cyclone‖ FPGA 芯片，整個(gè)預(yù)測(cè)控制器還包括一部分外圍輔助 電路，包括存儲(chǔ)器， A/D 轉(zhuǎn)換器， UART 收發(fā)器。 JTAG 調(diào)試模塊 Timer IP 核配置相對(duì)比較簡(jiǎn)單，主要包括相關(guān)寄存器的設(shè)置。 37 avalonM M Tristate 總線橋 IP 核 Avalontristate 總線橋 IP 核用來(lái)實(shí)現(xiàn)片內(nèi) Avalon 總線到片外三態(tài)總線的轉(zhuǎn)換。 SPI 既能實(shí)現(xiàn)主協(xié)議，也能實(shí)現(xiàn)從協(xié)議。讀 /寫(xiě) FIFO 比較耗費(fèi) FPGA 片內(nèi)存儲(chǔ)器和邏輯資源，本系統(tǒng)設(shè)置為 64bits；中斷閾值表示當(dāng)數(shù)據(jù)還有多少字節(jié)填滿或清空讀 /寫(xiě) FIFO 時(shí)產(chǎn)生中斷信號(hào)，因?yàn)樽x /寫(xiě) FIFO 深度設(shè)置為 64bits，所以中斷閾值設(shè)置為 8 即可。 可訪問(wèn)高達(dá) 2 Gbytes 的外部地址空間 32 第 5 章 預(yù)測(cè)控制器設(shè)計(jì)方案 整體方案如圖 圖 整體方案 考慮 FPGA 實(shí)現(xiàn)方法和 MPC 算法的特點(diǎn)，采用 Nios ‖嵌入式軟核處理器。在 Quartus II中搭建模塊圖實(shí)現(xiàn)算法或者編寫(xiě)硬件描述語(yǔ)言實(shí)現(xiàn)，最后封裝為 IP 單元，在實(shí)現(xiàn)預(yù)測(cè)控制算法是進(jìn)行調(diào)用。 CARIMA 模型描述的離散系統(tǒng) : ??? ????? /)()()()()()( 11)1(1 tqCtuqBqtyqA d ? () 其中 1?q 是一步后移算子， )(t? 為零均值隨機(jī)的白噪聲， 11 ???? q 表示差分算子。接下來(lái)可以在 IDE 的指令集仿真器（ ISS）上仿真軟件和運(yùn)行 /調(diào)試軟件，也可以將可執(zhí)行文件下載到在目標(biāo)板上對(duì)軟件進(jìn)行調(diào)試。設(shè)計(jì)者還可簡(jiǎn)單地創(chuàng)建他們自己的定制的 SOPCBuiler 組件。定制外設(shè)可由設(shè)計(jì)者自行設(shè)計(jì)并集成到 Nios II 處 14 理器系統(tǒng)。這樣就能使得 FPGA 靈活的硬件設(shè)計(jì)和硬件實(shí)現(xiàn)與處理器強(qiáng)大的軟件功能結(jié)合，高效地實(shí)現(xiàn) SOPC 系統(tǒng)。有全