【正文】 方便地集成到處理器中。 256 條定制指令和數(shù)量不限的硬件加速器 Nios II /f 內(nèi)核具有以下一些關(guān)鍵功能特性： FPGA 芯片中包含一個(gè)可由設(shè)計(jì)者定制的 Nios ‖軟核處理器，實(shí)現(xiàn) MPC 算法的 C 語(yǔ)言程序代碼運(yùn)行在此處理器中。 30 圖 A/D 轉(zhuǎn)換 的 時(shí)序仿真波形 D/A 轉(zhuǎn)換模塊： D/A 轉(zhuǎn)換是將 FPGA 輸出的數(shù)字量轉(zhuǎn)換成為模擬量輸出，使其能夠在實(shí)際系統(tǒng)中 應(yīng)用。下面是對(duì)該模塊的仿真波形圖： 圖 乘法加法器 的 仿真波形圖 對(duì)結(jié)果的分析發(fā)現(xiàn)，除了在時(shí)鐘變換的地方會(huì)出現(xiàn)一些不可預(yù)料的結(jié)果外，正常的運(yùn)算結(jié)果是滿足設(shè)計(jì)要求的。 矩陣分解 目前各種 GPC 算法中的控制增量式大多都是如下形式： )())(0,0,1( 1 rmTT YYGIGGΔ u ( t) ??? ??? () 其中 ?????????????? 1112100ggggggnn ?????G () n 為求逆階次， gi 可由預(yù)測(cè)模型計(jì)算出的參數(shù)，得： ?????????????? 1112100ggggggnn ?????nG , ??????????????? 12112100ggggggnn ?????1nG () 令待求逆矩陣為： )( nnTnn IGGP ??? , )( 1111 ???? ?? nnTnn IGGP ? () 24 其中 n 和 n1 分別為對(duì)應(yīng)矩陣的求逆階次，引入行向量： ? ?11 , gggK nnn ??? () 可得： ()則有： TnTnnnTnnnTnnnTnnnnTnnKKPKKIGGIKGKGIGGPn??????????????? ???????????????????????????????????????????????????????0000000000000000)(111111 () 上式則為矩陣的 Pn的分解公式。為了推導(dǎo)出將 來(lái)時(shí)刻輸出的預(yù)測(cè)值，使用 Diophantine 方程： )()(1 111 ??? ??? qFqAqE jj （ ） )1( .........)( ????? ???? jjjjjj qeqeeqE （ ） njjjjj qfqffqF ???? ???? . . . . . . . . .)( （ ） 將（ ）式兩側(cè)乘以 jj qE? ，得 )()1()( jtEjtuBEjtyAE jj ???????? ? （ ） 由（ ）式可得 21 )()()1()( jtEtyFjtuBEjty jj ???????? ? （ ） 由（ ）和（ ）可以看到，由于 )1( ??? jtuBE j 只與控制有關(guān)，而 )(tyFj只與輸出有關(guān)，（ ）式中最后一項(xiàng)為將來(lái)時(shí)刻的白噪聲，因此 t 時(shí)刻后 j 步輸出的最小方差預(yù)測(cè)值為 )()1()( tyFjtuBEtjty jj ?????? （ ） 得到的（ ）式即為廣義預(yù)測(cè)控制的預(yù)測(cè)模型。預(yù)測(cè)控制對(duì)模型的要求不 20 同于其他傳統(tǒng)的控制方法，其他的反饋控制器一般都依賴于當(dāng)前或過(guò)去的狀態(tài)信息，而它能夠根據(jù)系統(tǒng)的歷史信息和選定的未來(lái)輸入，預(yù)測(cè)其未來(lái)輸出值，因 而可以根據(jù)實(shí)際對(duì)象的復(fù)雜程度，建立適當(dāng)?shù)念A(yù)測(cè)模型。 18 圖 SOPC 開 發(fā)流程簡(jiǎn)圖 19 第 3 章 廣義預(yù)測(cè)控制算法 廣義預(yù)測(cè)控制算法保持了最小方差控制器的在線辨識(shí)，模型預(yù)測(cè)和最小方差控制等特點(diǎn)，吸收了 DMC 和 MAC 中的優(yōu)點(diǎn)，提供了在復(fù)雜的環(huán)境下有效地利用過(guò)程信息進(jìn)行優(yōu)化控制的途徑。然后將生成的 SOPC 系統(tǒng)集成到 Quartus II 工程，在 Quartus II 中編譯綜合， 進(jìn)行布局布線，生成 FPGA 配置文件；最后可以使用編程工具通過(guò)下載電纜將配置文件下載到目標(biāo)板上。 Nios II IDE 是一個(gè)基于 Eclipse 架構(gòu)的集成開發(fā)環(huán)境，它包括一整套開發(fā)工具： GNU 開發(fā)工具，基于 GDB 的調(diào)試器，包括軟件仿真和硬件調(diào)試；提供用戶一個(gè)硬件抽象層 HAL；提供嵌入式操作系統(tǒng) Micro C/OSII 和 LwTCP/IP 協(xié)議棧的支持；提供幫助用戶快速入門的軟件模板；提供 Flash 下載支持（ Flash Programmer 和 Quartus II Programmer）。它是一個(gè)革命性的系統(tǒng)級(jí)開發(fā)工具，它使得集成組件時(shí)花費(fèi)的時(shí)間最少。它描述了主從組件外設(shè)間的端口連接關(guān)系，以及組件間通信的時(shí)序關(guān)系。這三種內(nèi)核使用共同的 32 位的指令集結(jié)構(gòu)（ ISA），并具有百分之一百的二進(jìn)制代碼兼容性。如果利用軟核嵌 13 入式系統(tǒng)處理器就能有效克服這些不利因素。 SOPC 技術(shù)提供了一種有 12 效的解決方案，即用大規(guī)?？删幊唐骷?—— FPGA 來(lái)實(shí)現(xiàn) SoC（ System On Chip）的功能， SOPC 基于 FPGA 芯片，將處理器、存儲(chǔ)器、 I/O 口等系統(tǒng)設(shè)計(jì)需要的模塊集成在一起，完成整個(gè)系統(tǒng)的主要邏輯功能，具有靈活的設(shè)計(jì)方式，可裁減、可擴(kuò)充、可升級(jí)，并具備軟硬件可編程的功能。 11 FPGA 特點(diǎn) 在二十幾年的發(fā)展過(guò)程中， FPGA 的硬件體系結(jié)構(gòu)和軟件開 發(fā)工具都在不斷的完善，日趨成熟。 圖 Xilinx 公司的 FPGA 結(jié)構(gòu)示意圖 每個(gè)單元的基本概念如下 ： 1) 基本可編程邏輯單元 基本可編程邏輯單元是可編程邏輯的主體，可以根據(jù)設(shè)計(jì)靈活地改變其內(nèi)部連接與配置，從而完成不同的邏輯功能。 FPGA 結(jié)構(gòu) 目前 FPGA 的生產(chǎn)廠商主要有 Xilinx、 Altera、 Actel、 Lattice、 QuickLogic。 因此，利用 FPGA 實(shí)現(xiàn)預(yù)測(cè)控制器，能滿足 新應(yīng)用對(duì)預(yù)測(cè)控制器高實(shí)時(shí)性、微型化、高可靠性和低成本的需要，基于 FPGA 的預(yù)測(cè)控制器能進(jìn)一步擴(kuò)大預(yù)測(cè)控制的應(yīng)用領(lǐng)域。 2) 高集成性及控制器微型化： FPGA 芯片采用芯片級(jí)封裝（ CSP），其芯片的體積已經(jīng)縮小到 mm 級(jí)。然而由于采用 FPGA 芯片實(shí)現(xiàn)控制器的所有功能，開發(fā)周期長(zhǎng)，開發(fā)的難度大。因此，如何在有限的采樣間隔內(nèi)快速找到最優(yōu)解，是預(yù)測(cè)控制算法最困難的環(huán)節(jié)。預(yù)測(cè)控制已成為在工業(yè)領(lǐng)域中應(yīng)用的主要先進(jìn)控制策略，給企業(yè)帶來(lái)巨大的效益。 預(yù)測(cè)控制的發(fā)展和應(yīng)用 以狀態(tài)空間法為基礎(chǔ)的現(xiàn)代控制理 論自創(chuàng)立以來(lái)，已得到了迅速發(fā)展，特別是在航天、航空領(lǐng)域取得了令人矚目的成就，并且對(duì)自動(dòng)控制技術(shù)的發(fā)展起到了積極的推動(dòng)作用。 ” 雖然當(dāng)前市場(chǎng)上銷售的電腦大多數(shù)內(nèi)核超過(guò)一個(gè)，可以同時(shí)實(shí)施不同任務(wù)，但傳統(tǒng)多核處理器只能共用一個(gè)存儲(chǔ)源，這降低了運(yùn)算速度。不過(guò)， FPGA 芯片可由用戶安裝到特定電路，它們的功能不是在出廠時(shí) 2 就設(shè)定好的。由于它采用多步預(yù)測(cè)，滾動(dòng)優(yōu)化和反饋校正等控制策略，因而控制效果好，魯棒性強(qiáng)，適用于對(duì)不易建立精確數(shù)學(xué)模型且比較復(fù)雜的工業(yè)生產(chǎn)過(guò)程進(jìn)行控制，因此它一出現(xiàn)就受到國(guó)內(nèi)外工程界和控制界的重視，在現(xiàn)代工業(yè)控制中得到了廣泛的應(yīng)用。處理器陣列 。 I 基于 FPGA 的預(yù)測(cè)控制器 設(shè)計(jì) 摘 要 預(yù)測(cè) 控制是隨著自適應(yīng)控制的研究而發(fā)展起來(lái)的一種先進(jìn)的計(jì)算機(jī)控制算法， FPGA 具有很強(qiáng)的并行運(yùn)算能力，運(yùn)行速度快，采用 FPGA 陣列處理器實(shí)現(xiàn)預(yù)測(cè)控制系統(tǒng) ， 能大幅提高預(yù)測(cè)控制的在線優(yōu)化速度 。FPGA。它的問(wèn)世，一方面是受到了計(jì)算機(jī)技術(shù)發(fā)展的推動(dòng)，另一方面也來(lái)自復(fù)雜工業(yè)控制實(shí) 踐向高層優(yōu)化控制提出的挑戰(zhàn)。 研究人員采用了一種名為 “ 現(xiàn)場(chǎng)可編程門陣列 ”( 以下簡(jiǎn)稱 “FPGA”) 的芯片，使得微晶片就像都含有數(shù)百萬(wàn)個(gè)晶體管一樣，而晶體管則是任何電路的基本組成部分。 FPGA 芯片的處理能力強(qiáng)大，由于速度更快，能耗相當(dāng)?shù)停俏覀兏鼮榄h(huán)保的選擇。 ” 范德堡韋德希望在 20xx 年 3 月應(yīng)用重構(gòu)運(yùn)算國(guó)際研討會(huì)上詳細(xì)介紹他的研究發(fā)現(xiàn)。 正是由于預(yù)測(cè)控制具有上述的特點(diǎn)及優(yōu)勢(shì)，使其特別適用于控制無(wú)法建立精確數(shù)字模型的復(fù)雜的現(xiàn)代工業(yè)生產(chǎn)過(guò)程，所以它一出現(xiàn)就受到國(guó)內(nèi)外工程界的重視，并在復(fù)雜工業(yè)過(guò)程中得到成功應(yīng)用，顯示出強(qiáng)大的生命力，它的應(yīng)用領(lǐng)域也已擴(kuò)展到諸如化工 、石油、電力、冶金、機(jī)械、國(guó)防、輕工等各工業(yè)部門。由于預(yù)測(cè)控制的優(yōu)化過(guò)程是在有限的采樣時(shí)間間隔內(nèi)反復(fù)在線計(jì)算求解 5 優(yōu)化問(wèn)題，這就需要準(zhǔn)確快速的優(yōu)化算法，在每個(gè)時(shí)間間隔內(nèi)快速準(zhǔn)確地求出最優(yōu)解。這種方法的優(yōu)點(diǎn)是系統(tǒng)結(jié)構(gòu)比較簡(jiǎn)單，運(yùn)算速度快，實(shí)時(shí)性高。因此，采用 FPGA 芯片實(shí) 現(xiàn) MPC 算法，就能使其在線求解速度得到提高，提高其控制器的實(shí)時(shí)性。此外，隨著半導(dǎo)體技術(shù)的發(fā)展， FPGA 的功耗不斷降低，非常適合于要求低功耗設(shè)備的場(chǎng)合。FPGA 在通信、數(shù)據(jù)處理、儀器、工業(yè)控制、軍事和航空航天等眾多領(lǐng)域得到了廣泛應(yīng)用；隨著功耗和成本的進(jìn)一步降低， FPGA 還將進(jìn)入更多的應(yīng)用領(lǐng)域。圖 為 Xilinx 公司的 FPGA 結(jié)構(gòu)示意圖。 FPGA 內(nèi)部嵌入 CPU 或 DSP 等處理器，使 FPGA 在一定程度上具備了實(shí)現(xiàn)軟硬件聯(lián)合系統(tǒng)的能力， FPGA 正逐步成為 SOPC（ System On Programmable Chip）的高效設(shè)計(jì)平臺(tái)。 SOPC 技術(shù) 可編程片上系統(tǒng)（ System On Programmable Chip， SOPC）是一種特殊的嵌入式系統(tǒng)，是由美國(guó) Altera 公司于 20xx 年最早提出的。在第一種實(shí)現(xiàn)方案中，由于硬核是預(yù)先植入的，其結(jié)構(gòu)不能改變，功能也相對(duì)固定，無(wú)法裁減硬件資源，而且此類硬核多來(lái)自第三方公司，其知識(shí)產(chǎn)權(quán)費(fèi)用導(dǎo)致成本地增加。 Nios II 處理器系列包括了三種核心 —— 快速型（ Nios II/f）、經(jīng)濟(jì)型（ Nios II/e）和標(biāo)準(zhǔn)型（ Nios II/s）內(nèi)核 —— 每種都針對(duì)不同的性能范圍和成本而優(yōu)化。 Avalon 總線是一種相對(duì)簡(jiǎn)單的總線結(jié)構(gòu)，主要用于連接片內(nèi)處理器與外設(shè)，以構(gòu)成可編程片上系統(tǒng)。 SOPC Builder 是 SOPC 系統(tǒng)的主要開發(fā)工具。在 SOPC Builder 和 Nios II IDE 自動(dòng)生成的仿真環(huán)境中，能夠十分方便地對(duì) Nios II 處理器系統(tǒng)進(jìn)行仿真。 硬件系統(tǒng)設(shè)計(jì)首先從 SOPC Builder 中選取滿足需求的 Nios II 處理器核、存儲(chǔ)器以及各其他外圍器件，并定制和配置它們的功能；分配外設(shè)地址及中斷號(hào)，設(shè)定復(fù)位地址；設(shè)計(jì)者也可以添加自身定制指令邏輯和自己設(shè)計(jì)的 IP 模塊到 Nios II 內(nèi)核以提升處理器性能。 SOPC 開發(fā)流程簡(jiǎn)圖流程如圖 所示。預(yù)測(cè)控制對(duì)模型結(jié)構(gòu)沒(méi)有嚴(yán)格的要求，在信息的基礎(chǔ)上根據(jù)功能要求按照最方便的途徑建立模型。這里介紹 GPC 的原來(lái)，設(shè) 1)( 1 ??qC 。從而推得求逆矩陣的遞推算法。并且設(shè)置有 EN 和 CLRN 輸入端，可以對(duì)各模塊清零和控制。 圖 A/D 轉(zhuǎn)換 的模塊 這是時(shí)序仿真波形，經(jīng)過(guò)驗(yàn)證該模塊的程序能夠?qū)崿F(xiàn)預(yù)想功能。實(shí)現(xiàn)整個(gè) MPC算法的 C/C++程序運(yùn)行在 Nios ‖處理器中。 34 Nios II/f 內(nèi)核性能超過(guò)了 300 MIPS（ Dhrystones 基準(zhǔn)測(cè)試），它非常適合性能關(guān)鍵的應(yīng)用，以及代碼或者數(shù)據(jù)量較大的應(yīng)用，例如運(yùn)行全功能操作系統(tǒng)等。 硬件除法選項(xiàng) 本系統(tǒng)選擇二級(jí)調(diào)試功能大約需要使用 800900 個(gè)邏輯單元， 2 個(gè) M4K 片內(nèi)存儲(chǔ)器，支持 JTAG 連接，軟件下載和軟件斷點(diǎn)調(diào)試、硬件斷點(diǎn)調(diào)試和數(shù)據(jù)觸發(fā)五種功能。 timer IP 核 Timer IP 核可以完成定時(shí)和計(jì)數(shù)功能，在 Nios II 系統(tǒng)中，用戶可以根據(jù)需要添加配置多個(gè) Timer。 UART 核實(shí)現(xiàn)了 RS232 協(xié)議，可以改變其波特率、奇偶校驗(yàn)位、停止位、傳輸?shù)臄?shù)據(jù)位以及其他可選的 RTSCTS 流控制信號(hào)等。 SPI IP 核的配置主要包括主 /從設(shè)置、數(shù)據(jù)寄存器設(shè)置和時(shí)序設(shè)置，比較簡(jiǎn)單。本系統(tǒng) SDRAM