【正文】 ............................................................................... 11 SOPC 技術(shù) ........................................................................................................ 11 Nios II 嵌入式軟核處理器 .............................................................................. 13 FPGA/SOPC 開發(fā)工具 .................................................................................... 14 FPGA/SOPC 開發(fā)流程 .................................................................................... 16 第 3 章 廣義預(yù)測(cè)控制算法 ........................................................................................... 19 預(yù)測(cè)控制的特點(diǎn) ............................................................................................... 19 預(yù)測(cè)模型 ................................................................................................. 19 改進(jìn)的廣義預(yù)測(cè)控制算法 ............................................................................... 21 V 預(yù)測(cè)模型 ................................................................................................. 21 最小方差預(yù)報(bào)器 ..................................................................................... 22 預(yù)測(cè)輸出 ................................................................................................. 22 參考軌跡 ................................................................................................. 23 矩陣分解 ........................................................................................................... 23 遞推求逆 ........................................................................................................... 24 第 4 章 預(yù)測(cè)控制 FPGA 實(shí)現(xiàn)的基本單元介紹 .......................................................... 26 乘法加法器： ................................................................................................... 26 移位寄 存器： ................................................................................................... 27 A/D 轉(zhuǎn)換模塊： ................................................................................................ 28 D/A 轉(zhuǎn)換模塊： ................................................................................................ 30 第 5 章 預(yù)測(cè)控制器設(shè)計(jì)方案 ....................................................................................... 32 Nios II 處理器內(nèi)核 .......................................................................................... 33 JTAG UART IP 核 ............................................................................................ 35 timer IP 核 .......................................................................................................... 35 UART IP 核 ....................................................................................................... 36 SPIIP 核 ............................................................................................................. 36 avalonM M Tristate 總線橋 IP 核 .................................................................... 37 UART 串口通信 ..................................................................................... 39 系統(tǒng)集成及調(diào)試 ............................................................................................... 40 第 6 章 總結(jié) .................................................................................................................. 42 VI 參考文獻(xiàn) ......................................................................................................................... 43 致 謝 ............................................................................................................................... 45 1 第 1 章 緒論 預(yù)測(cè)控制又稱為模型預(yù)測(cè)控制，它是 70 年代后期在工業(yè)過程控制領(lǐng)域中產(chǎn)生的一類新型計(jì)算機(jī)控制算法。雖然速度更快，但由于新型 “ 超級(jí) ” 電腦的能耗遠(yuǎn)低于當(dāng)前電腦，所以更加環(huán)保。 范德堡韋德說： “FPGA 芯片沒有應(yīng)用于標(biāo)準(zhǔn)電腦上，原因是對(duì) FPGA 芯片編程相當(dāng)困難。我認(rèn)為此類處理器會(huì)得到更廣泛的應(yīng)用，有助于 3 在今后幾年進(jìn)一步提升電腦運(yùn)算速度。它利用過去和現(xiàn)在的輸入輸出狀態(tài)，根據(jù)內(nèi)部模型，預(yù)測(cè)系統(tǒng)未來的輸出狀態(tài)，具有模型預(yù)測(cè)、滾動(dòng)優(yōu)化、反饋校正等特點(diǎn)，其突出優(yōu)勢(shì)在于：由于采用了有限優(yōu)化窗口，使得優(yōu)化計(jì)算量大大減??；同時(shí)采用滾動(dòng)策略，在局部?jī)?yōu)化的基礎(chǔ)上實(shí)現(xiàn)了全局的優(yōu)化；利用反饋校正，解決了系統(tǒng)干擾等不確定問題。 目前預(yù)測(cè)控制主要面臨的一大挑戰(zhàn)是其復(fù)雜的優(yōu)化運(yùn)算使其無法滿足高實(shí)時(shí)性要求。對(duì)于基于 FPGA 硬件實(shí)現(xiàn)預(yù)測(cè)控制器，可以采用兩種方案：一是整個(gè)預(yù)測(cè)控制器都由 FPGA 芯片實(shí)現(xiàn)，編寫實(shí)現(xiàn)預(yù)測(cè)控制算法的 HDL 代碼。 6 利用 FPGA 實(shí)現(xiàn)預(yù)測(cè)控制器可以解決以下一些問題： 1) 高性能及高實(shí)時(shí)性：由于 FPGA 芯片內(nèi)部是通過上百萬門邏輯單元完成硬件實(shí)現(xiàn)，并且具有很強(qiáng)的并行處理能力，它的運(yùn)算速度比基于傳統(tǒng)的單片機(jī)和其他通用的嵌入式處理器的軟件實(shí)現(xiàn)方案要快，具有很高的性能。這種現(xiàn)場(chǎng)可編程性給產(chǎn)品的快速開發(fā)及產(chǎn)品的升級(jí)帶來了極大的靈活性。它具有集成度高、研制時(shí)間短、體積小、保密性強(qiáng)、可靠性高及設(shè)計(jì)靈活等優(yōu)點(diǎn)。不同廠家或不同型號(hào)的 FPGA，在可編程邏輯塊的內(nèi)部結(jié)構(gòu)、規(guī)模、內(nèi)部互連的結(jié)構(gòu)等方面經(jīng)常存在一定的差異。 4) 底層嵌入功能單元 底層嵌入功能單元這里指的是那些通用程度較高的嵌入式功能模塊，比如硬件乘法器、 PLL（ Phase Locked Loop）、 DLL（ Delay Locked Loop）、 DSP 等。 FPGA 的品種和型號(hào)很多，主要有 Xilinx 的 Virtex、 Spartan 系列、 Altera 公司的 Stratix、 Cyclone 系列等。 （ 2）基于 FPGA 嵌 入 IP 軟核的 SOPC 系統(tǒng)。 Nios II 嵌 入式處理器是一款通用的 RISC 結(jié)構(gòu)的 CPU，它定位于廣泛的嵌入式應(yīng)用。標(biāo)準(zhǔn)外設(shè)和定制外設(shè)與 Nios II 處理器核通過與 Avalon Switch Fabric 連接進(jìn)行通信。采用 Quartus II 軟件，可以在 Altera 器件中完成從設(shè) 計(jì)、綜合、仿真到布局布線、測(cè)試的整個(gè)過程，并可以輕松設(shè)計(jì)、優(yōu)化并驗(yàn)證 SOPC 設(shè)計(jì)。當(dāng)設(shè)計(jì)完畢時(shí)，還可以借助 ModelSimAltera 仿真軟件進(jìn)行仿真， SOPC Builder 為仿真系統(tǒng)自生成 VHDL 和 Verilog 仿真模型。 在進(jìn)行 SOPC 開發(fā)之前，首先必須分析系統(tǒng)需求，如應(yīng)用系統(tǒng)需求的計(jì)算性能、需要的帶寬和吞吐量、需求的接口類型等。 硬件和軟件設(shè)計(jì)調(diào)試完成后，則需要使用編程工具（ Flash Programmer 和 Quartus II Programmer）將配置文件下載到 FPGA 的配置芯片或 Flash 存儲(chǔ)器，并將可執(zhí)行文件（ *.elf）編程到 Flash 中。 圖 預(yù)測(cè)控制的 原理結(jié)構(gòu)圖 預(yù)測(cè)模型 預(yù)測(cè)控制的模型稱為預(yù)測(cè)模型。 )(ty , )(tu 分別表示被控對(duì)象的輸入和輸出?？刂坡手械木仃?G 有如下特性：矩陣是下三角矩陣；各對(duì)角線上的元素是相同的。下圖為搭建框圖： 圖 乘法加法器的 框圖 27 首先對(duì)輸入數(shù)據(jù)在時(shí)鐘沿到來時(shí)進(jìn)行存儲(chǔ)，然后在下一個(gè)時(shí)鐘沿到來時(shí)在再進(jìn)行計(jì)算，這樣可以防止競(jìng)爭(zhēng)冒險(xiǎn)和毛刺的出現(xiàn)，圖中所采用的各模塊都是利用軟件提供的封裝器件搭建而成。 29 圖 A/D 轉(zhuǎn)換電路 下圖中的模塊是將 A/D 轉(zhuǎn)換器的硬件程序封裝成模塊，以便在以后使用，這里為了驗(yàn)證其正確性搭建了如下模塊。 方案中， FPGA 芯片中嵌入了一個(gè)軟核處理器 Nios ‖處理器。由于本系統(tǒng)的主要設(shè)計(jì)目標(biāo)是滿足高實(shí)時(shí)性，所以選擇快速型 Nios II/f 內(nèi)核，以獲得最強(qiáng)的處理器性能。 單周期硬件乘法和桶形移位寄存器 根據(jù)不同的調(diào)試等級(jí)，可以對(duì) JTAG Debug 模塊進(jìn)行不同的配置。在系統(tǒng)軟硬件調(diào)試完畢后，也可以將 JTAG UART IP 核去除以節(jié)省資源。在本系統(tǒng)中， Nios II 處理器使用一個(gè) UART 與 DSPACE 實(shí)時(shí)仿真系統(tǒng)通信，進(jìn)行實(shí)時(shí)仿真。當(dāng)被配置為一個(gè)主設(shè)備時(shí)， SPI 最多能控制 16 獨(dú)立的 SPI 從設(shè)備。 SDRAM controller IP 核需要設(shè)置的參數(shù)比較多，但可以采用預(yù)制模式。 本系統(tǒng)中， SPI 設(shè)置為主設(shè)備，其他設(shè)置采用默認(rèn)值。 UART IP 核的配置相對(duì)比較簡(jiǎn)單，主要是波特率和數(shù)據(jù)格式。在本系統(tǒng)中需要一個(gè) Timer IP 核，作為時(shí)間戳計(jì)時(shí)器，用來完成對(duì)采樣周期的精確計(jì)時(shí)。 此外， Altera 為 Nios II 處理器核提供了多種自定制指令，包括位交換、浮點(diǎn)運(yùn)算指令等，可以很