【正文】 ..... 2 脈沖參數(shù)的簡單定義 ................................................ 2 脈沖寬度測量的背景及實(shí)際意義 ...................................... 3 常用的脈沖寬度測量方法介紹 ............................................. 3 用示波器直接測量脈沖寬度 .......................................... 3 基于定時(shí) /計(jì)數(shù)器測量脈沖寬度的一般原理及采用的方法 ................. 4 基于單片機(jī)的脈沖寬度測量 .......................................... 5 基于 FPGA 的脈沖寬度測量 ........................................... 5 脈寬測量方案比較及確定 ............................................ 6 基于 FPGA 脈寬測量的相關(guān)技 術(shù)與開發(fā)工具 .................................. 6 EDA 的簡單介紹及主要特征 ........................................... 6 EDA 的簡單介紹 ............................................... 6 EDA 的主要特征 ............................................... 7 FPGA 的基本結(jié)構(gòu) .................................................... 8 可編程邏輯塊 CLB ............................................. 8 輸入 /輸出模塊 IOB ............................................ 8 可編程互連資源 IR ............................................ 9 開發(fā)工具 Quartus II 簡介 .......................................... 9 基于 FPGA 的脈沖寬度測量的總體設(shè)計(jì) ..................................... 10 基本原理 ......................................................... 10 系統(tǒng)總框圖 ....................................................... 10 Quartus II 設(shè)計(jì)流程 ............................................... 11 測量方案詳細(xì)設(shè)計(jì)及仿真結(jié)果 ............................................ 11 數(shù)字移相技術(shù) ..................................................... 11 測量方案詳細(xì)設(shè)計(jì) ................................................. 13 測量方案仿真結(jié)果 ................................................. 14 總結(jié) .................................................................. 15 致 謝 .................................................................... 16 參考文獻(xiàn) ................................................................. 16 1 基于 FPGA 的高精度脈沖 寬度測量 摘要 本次設(shè)計(jì)采用了基于數(shù)字移相技術(shù)結(jié)合 FPGA 的脈沖寬度測量方法。即通過 FPGA內(nèi)部鎖連環(huán)模塊的延時(shí)功能 對(duì)時(shí)鐘信號(hào) CLK0 進(jìn)行處理，依次移相 900，形成另外三路時(shí)鐘信號(hào) CLK90， CLK180 和 CLK270，分別使用以上四路時(shí)鐘信號(hào)驅(qū)動(dòng)思路計(jì)數(shù)器對(duì)待測脈沖進(jìn)行測量。而在脈沖技術(shù)及其應(yīng)用領(lǐng)域中，測量是一個(gè)不可 或缺的環(huán)節(jié)。 脈沖參數(shù)的簡單定義 當(dāng)給脈沖下了定義后，并未說明脈沖的形狀和它的特征，為了表達(dá)脈沖波形和特征，下面針對(duì)矩形脈沖給出一些參數(shù)。 3 ④ 脈沖寬度：指脈沖寬度為 50%的兩點(diǎn)對(duì)應(yīng)的時(shí)間間隔，如圖 24 中所示的τ。現(xiàn)在時(shí)間與脈寬的測量已是向數(shù)字智能方向發(fā)展，即可以很精確的讀數(shù)也精巧易于控制。因此可以說脈沖寬度和周期是脈沖的重要指標(biāo)。用第二個(gè)延遲時(shí)間 2t 減去 第一個(gè)延遲時(shí)間 1t ，就得到了波形上升沿、下降沿兩點(diǎn)之間的時(shí)間差2t 1t 。由于放電時(shí)間長，可用計(jì)數(shù)器法測得放電時(shí)間。 圖 33 基于單片機(jī)的脈沖寬度測量原理框圖 其中單片機(jī)可選擇 AT89C2051 為核心的脈寬測量裝置，充分利用 AT89C2051 單片機(jī)內(nèi)部資源，精確測量連續(xù) N 個(gè)脈沖的平均寬 度，減小誤差，并利用液晶顯示其結(jié)果。為了避免測量時(shí)刻的隨機(jī)性而造成第一個(gè)信號(hào)脈沖不定帶來的測量誤差及防止測量時(shí)干擾問題，則連續(xù) 2?N 次測量，將 2?N 次測量結(jié)果進(jìn)行比較，去除一 個(gè)最大值，一個(gè)最小值，剩余 N 個(gè)進(jìn)行平均，并送到液晶顯示器進(jìn)行結(jié)果顯示。顯然，該方法不能實(shí)現(xiàn)單脈沖的實(shí)時(shí)測量，更不能實(shí)現(xiàn)脈沖序列的實(shí)時(shí)、連續(xù)測量。從狹義上來說， EDA 技術(shù)是一門多學(xué)科融合的新技術(shù)。大多數(shù) EDA 軟件都兼容這兩種標(biāo)準(zhǔn)。協(xié)同驗(yàn)證時(shí)當(dāng)今系統(tǒng)集成的核心，它以高層系統(tǒng)設(shè)計(jì)為主導(dǎo)，以性能優(yōu)化為目標(biāo)，融合邏輯綜合、性能仿真、形式驗(yàn)證和可測性設(shè)計(jì)。 邏 輯函數(shù)發(fā)生器 G 和 F 的輸入變量分別是 G G G G1 和 F F F F1 和 F均為查表結(jié)構(gòu)，其工作原理類似于 ROM，通過查找 ROM 中的存儲(chǔ)器，就可以得到任意組合邏輯輸出，邏輯函數(shù)發(fā)生器 G 和 F 還可以作為器件內(nèi)高速 RAM 減小的可讀 /存儲(chǔ)器使用，它由信號(hào)變換電路設(shè)置存儲(chǔ)功能有效時(shí)， G 和 F 作為組合邏輯發(fā)生器使用；當(dāng)信號(hào)變換電路設(shè)置存儲(chǔ)功能無效時(shí)， G 和 F 作內(nèi)部存儲(chǔ)器使用，此時(shí) F1— F4 和 G1—G4 相當(dāng)于地址輸入信號(hào) A0— A3，以選擇存儲(chǔ)器中的特定存儲(chǔ)單元。 輸入 /輸出模塊 IOB IOB 提供了器件引腳和內(nèi)部邏輯陣列之間的連接，通常排列在芯片的四周。輸出緩沖器既受 CLB 陣列送來的信號(hào) OE控制，使輸出引腳有高阻狀態(tài)，還收轉(zhuǎn)換速率（擺率）控制電路的控制，使可高速或低速運(yùn)行。因此，利用雙長度線可使兩個(gè)相間（非相鄰）的 CLB 連接在一起。 Altera 的 Quartus II 提供了完整的多平臺(tái) 設(shè)計(jì)環(huán)境，能滿足各種特定設(shè)計(jì)的需要，也是單芯片可編程系統(tǒng)（ SOPC）設(shè)計(jì)的綜合環(huán)境和 SOPC 開發(fā)的基本設(shè)計(jì)工具，并為Altera DSP 開發(fā)包進(jìn)行系統(tǒng)模型設(shè)計(jì)提供了集成綜合環(huán)境。 Altera 提供的 LPM函數(shù)均基于 ALtera 器件的機(jī)構(gòu)做了優(yōu)化設(shè)計(jì)。對(duì)于使用 HDL 說的設(shè)計(jì)，可以使用 Quartus II 帶有的 RTLViewer 觀察綜合后的 RTL 圖。檢測模塊是整個(gè)系統(tǒng)的核心，它由計(jì)數(shù)模塊、控制模塊、計(jì)量模塊和譯碼顯示模塊構(gòu)成。 如果要提高計(jì)時(shí)精度，就需要提高時(shí)鐘頻率，而時(shí)鐘頻率的提高又受制于器件性能，并給印制面板及加工帶來一定困難，如果要得到 ns 量級(jí)的測量精度，時(shí)鐘頻率則需達(dá)到 1GHz，這在實(shí)際工程應(yīng)用中應(yīng)用起來比較困難。 首先，利用 Quartus II 提供的鎖相環(huán)模塊（ PLL）生成四路一次相差 900相位的時(shí)鐘信號(hào)。 i n c l kp u l s ew i d t h0 0 0 0 0 0 2 43 4 . 8 9 7 9 2 n s + 3 5 . 8 4 n s十 進(jìn) 制 結(jié) 果3 6圖 64 仿真示例一 15 i n c l kp u l s ew i d t h 0 0 0 0 0 0 A 49 8 3 . 0 4 n s+ 1 6 3 . 8 4 n s十 進(jìn) 制 結(jié) 果1 6 4圖 65 仿真示例二 i n c l kp u l s ew i d t h0 0 0 0 0 4 F B十 進(jìn) 制 結(jié) 果1 2 7 5圖 66 仿真示例三 仿真示例的脈沖寬度設(shè)定值與仿真測量值在表 61 中詳細(xì)列出。╳╳老師對(duì)我專業(yè)知識(shí)和技能的培養(yǎng)，特別是硬件知識(shí)的掌握提供了巨大的幫助。 感謝同