【正文】 宿舍的╳╳╳同學，在畢業(yè)設計期間，他不斷的通知我他的進度、與我分享心得、為我收集相關資料。 表 61 脈沖寬度設定值與測量值 序號 脈沖寬度設定值 (ns) 脈沖寬度測量值 (ns) 1 35 36 2 163 164 3 1275 1274 總結 本文介紹的脈沖寬度精確測量方法，在直接脈沖計數(shù)法的基礎上采用數(shù)字移相技術來提高測量精度，并通過仿真驗證了設計思路，將脈沖寬度的測量精度提高到 ns 量級。 圖 62 PLL 模塊 然后利用 Quartus II 提供的計數(shù)模塊（ COUNTER）產生四個計數(shù)模塊，分別由計數(shù)時鐘信號 CLK0， CLK90， CLK180 和 CLK270 驅動，在脈沖寬度內進行計數(shù)。測量原理如圖 61 所示。圖 53 下排的流程框圖，是與上面的Quartus II 設計流程相對照的標準的 EDA 開發(fā)流程。在仿真前，需要利用波形編輯器編輯一個波形激勵文件。例如各類片上存儲器、 DSP 模塊、 LVDS驅動器、 PLL 以及 SERDES 和 DDIO 電路模塊等。 Quartus II 也可利用第三方綜合工具，并能直接調用第三方綜合工具。每條長線中間有可編程分離開關，使長線分成兩條獨立的連線通路，每條連線只有陣列的寬度或高度的一半。 IOB 輸出端配有兩只 MOS 管，它們的柵極均可編程，是 MOS 管導通或截止，分別經上拉電阻和下拉電阻接通 VCC、地線或者不接通，用以改善輸出波形和負載能力。每個 IOB 控制一個引腳，可被配置為輸入、輸出或雙向 I/O 功能。 G、 F 和 H 組合起來，可實現(xiàn)多達 9 變量的組合邏輯函數(shù)。在這種集成化設計環(huán)境中，使用統(tǒng)一的數(shù)據(jù)管理系統(tǒng)與完善的通訊管理系統(tǒng)，由若 干相關的設計小組共 8 享數(shù)據(jù)庫和知識庫，并行地進行設計，而且在各種平臺之間可以平滑過渡。通過這些信息，設計者能更進一步進行綜合與優(yōu)化，并保證所有的修改只會提高性能而不會對版圖設計帶來負面影響。 EDA 的主要特征 高層綜合的理論與方法取得較大進展，將 EDA 設計層次由 RT 級提高到了系統(tǒng)級（又稱行為級），并劃分為邏輯綜合和測試綜合。又由于此設計的時基電路部分采用 555 作為頻率源，其本身的精度就不是很高，致使系統(tǒng)精度降低。采用此種發(fā)法，設計者的工作僅限于利用軟件的方式來完成對系統(tǒng)硬件功能的描述，在EDA 工具的幫助下和應用相應的 FPGA/CPLD 器件，就可以得到最后的設計結果。我們使用 0T 完成定時功能；使用 1T 完成計數(shù)功能，當 AT89C2051 的 0NTI 輸入待測的脈沖序列時，在脈沖低電平時，引起 0NTI中斷，進行定時，計數(shù)測脈寬。進而算出 xt 。 基于定時 /計數(shù)器測量脈沖寬度的一般原理及采用的方法 上一節(jié)介紹了用示波器測量脈沖參數(shù)的方法，然而，示波器有時候并不能測出脈沖的寬度及周期，如：當測量低頻信號（例如 1Hz 一 下低頻信號）時，示波器往往無法讀出。關于脈沖信號參數(shù)的測量，過去常用的有以下幾種方法： 用示波器直接測量脈沖寬度 首先調節(jié)示波器延遲控制，使得軌跡的上升沿通過中心 水平標尺和某一垂直標尺線 4 的交點。 我國的脈沖寬度測量技術其實不是落后于發(fā)達國家太多的，我國在這個領域的發(fā)展是極其迅速的，現(xiàn)在的技術實際已是經過了多年來的考驗。 在當今數(shù)字信息時代，脈沖寬度測量是計算機、通訊設備、音頻視頻等科研生產領域不可或缺的一項技術手段。圖 22 是現(xiàn)實的矩形脈沖波形，它與理想脈沖之間存在一定的差異，可以認為是梯形脈沖。在脈沖的幅度、周期、上升時間、下降時間、寬度等眾多參數(shù)中，脈沖寬度這個參數(shù)顯得尤為重要。首先，利用 Quartus II 提供的鎖相環(huán)模塊（ PLL）生成四路一次相差 900相位的 250MHz 的時鐘信號，然后利用 Quartus II 提供的計數(shù)模塊（ COUNTER）產生四個計數(shù)模塊，分別由計數(shù)時鐘信號 CLK0， CLK90， CLK180 和 CLK270驅動，在脈沖寬度內進行計數(shù)。除了文中特別加以標注引用的內容外，本論文不包含任何其 他個人或集體已經發(fā)表或撰寫的成果作品。 關鍵詞 ： 脈沖寬度、脈沖計數(shù)法、 EDA 技術、 FPGA、 Quartus II。 脈沖及脈沖參數(shù)測量的理論與定義 脈沖的簡單定義 脈沖即一種電壓或者電流的短暫沖擊。如圖 24 中的 A。特別是在當前，半導體工藝水平已經達到亞微米量級，芯片 集成高達千兆位，時鐘頻率也在向著千兆赫茲以上發(fā)展，數(shù)據(jù)傳輸位數(shù)達到每秒幾十億次，對時間和脈寬的測量精度也提出了更高的要求，需要更高準確度的時頻基準和更精密的測量技術。我國的 CD、 VCD、 DVD 和數(shù)字音響廣播等新技術已開始大量進入市場。記下屏幕上顯示的延遲時間 1t 。 圖 32 計數(shù)法測量脈沖寬度原理框圖 設 1xt 為上述被測脈沖寬度的實測值，則 210 ttNttx ??? 式 (32) 01 Nttx? 式 (33) 211 tttt xx ??? 式 (34) 就是計數(shù)器法的實際誤差，其中 xt 是被測脈沖寬度的實際值； 0t 是計數(shù)脈沖周期；N 是計數(shù)脈沖的有效個數(shù)； 1t 和 2t 是反映測量誤差的兩個零頭時間。測量時，被測脈沖寬度主體部分的計數(shù)測量， 1t 和 2t 時間段的電容充放電控制、數(shù)值計算處理及測量結果顯示輸出都可由單片機完成，從而大大提高測量的精準度和自動化過程。假設在這段時間內計數(shù)器總的計數(shù)值為 X ，則所測該脈沖寬度為 )( msXt ?? 式 (34) 將一次測量結果存入相應 RAM 單元中。例如采用 50MHz 的高頻時鐘，最大誤差為 20ns。 基于 FPGA 脈寬測量的相關技術與開發(fā)工具 EDA 的簡單介紹及主要特征 EDA 的簡單介紹 EDA（ Electronic Design Automation）： 電子設計自動化，顧名思義，是一種以計算待測信號 計數(shù)時鐘 7 機為工具代替人工的數(shù)字電子系統(tǒng)。測試綜合是保證電子系統(tǒng)設計結果穩(wěn)定可靠工作的必要條件，也是對設計進行驗證的有效方法。隨著 ASIC 的規(guī)模與復雜性的增加，測試難度與費用急劇上升，由此產生了將可測性電路結構制作在 ASIC 芯片上的想法 ，于是集成到 EDA 系統(tǒng)中。 可編程邏輯塊 CLB CLB 是 FPGA 的主要組成部分，是實現(xiàn)邏輯功能的基本單元。 D 觸發(fā)器輸入可為 G?、 F?、 H?和 DIN 四個中的一個，從 XQ 和 YQ 輸出。 D 觸發(fā)器可通過編程來確定是邊沿觸發(fā)還是電平觸發(fā)，且由于配置有獨立的時鐘，也可選擇上升沿或者下降沿有效。 單長度線是貫穿 CLB 之間的八條垂直和水平金屬線段，在這些金屬線段的交叉點處是可編程開 關矩陣 PSM。 開發(fā)工具 Quartus II 簡介 Quartus II 是 Altera 提供的 FPGA/CPLD 開發(fā)集成環(huán)境， Altera 是世界上最大的可編程邏輯器件供應商之一?？梢酝ㄟ^ Start Compilation 來運行所有的編譯器模塊，也可以通過選擇 Start 單獨運行各個模塊。Quartus II 支持層次化設計，可以在一個新的便捷輸入環(huán)境中對使用不同輸入設計方式完成的模塊（元件）進行調用，從而解決了原理圖與 HDL 混合輸入設計的問題。當檢測到 P_IN 端 有脈沖輸入時檢測模塊就會輸出 1,否則為 0,輸給計數(shù)模塊的 EN 端 ,當各位累計到 9 時 ,會向十位進位 ,以此類推到萬位。Synthesis （分析與綜合） 圖形或 HDL 編輯器 Filter （適配器） 適配器件 綜合或編譯 設計輸入 12 測量脈沖寬度最常用的方法是脈沖計數(shù)法。根據(jù)前面介紹的脈沖計數(shù)法可知，測量結果的最大誤差為等效時鐘的時鐘周期，也即是時鐘信號 CLK0 的時鐘周期的 1/4，通過這樣的方式可以在不提高計數(shù)時鐘頻率的前提下，達到減小測量誤差、提高計時精度的目的。其中，輸入引腳 pulse 為待測脈沖信號，輸入引腳 clr 為計數(shù)模塊清零信號，輸出引腳 width 為測量到的脈沖寬度輸出端。 16 致 謝 在畢業(yè)論文即將完成之際，四年的大學生活也已落下帷幕，在這四年期間學到很多專業(yè) 課知識，同時也學到很多做人做事的道理，在這四年期間學到的一切也將成為我今后學習和生活源源不