【正文】 ..................................... 6 EDA 的主要特征 ............................................... 7 FPGA 的基本結(jié)構(gòu) .................................................... 8 可編程邏輯塊 CLB ............................................. 8 輸入 /輸出模塊 IOB ............................................ 8 可編程互連資源 IR ............................................ 9 開發(fā)工具 Quartus II 簡介 .......................................... 9 基于 FPGA 的脈沖寬度測量的總體設(shè)計(jì) ..................................... 10 基本原理 ......................................................... 10 系統(tǒng)總框圖 ....................................................... 10 Quartus II 設(shè)計(jì)流程 ............................................... 11 測量方案詳細(xì)設(shè)計(jì)及仿真結(jié)果 ............................................ 11 數(shù)字移相技術(shù) ..................................................... 11 測量方案詳細(xì)設(shè)計(jì) ................................................. 13 測量方案仿真結(jié)果 ................................................. 14 總結(jié) .................................................................. 15 致 謝 .................................................................... 16 參考文獻(xiàn) ................................................................. 16 1 基于 FPGA 的高精度脈沖 寬度測量 摘要 本次設(shè)計(jì)采用了基于數(shù)字移相技術(shù)結(jié)合 FPGA 的脈沖寬度測量方法。即在時(shí)間軸上兩個(gè)信號波形之間存在有零或常量電壓或 者電流的間隔。 不論從我們用的彩色電視機(jī)、電冰箱、 DVD 等都包含時(shí)間與脈寬的測量。再記下屏幕上顯示的延遲時(shí)間 2t 。輸入信號通過脈沖形成電路進(jìn)入進(jìn)行放大與整形（可由放大器與們電路組成），然后送到單片機(jī)入口，單片機(jī)計(jì)數(shù)脈沖的輸入個(gè)數(shù)，計(jì)數(shù)結(jié)果經(jīng)由 LED 數(shù)碼管顯示，從而得到被測信號的參數(shù)。 而基于定時(shí) /計(jì)數(shù)器的內(nèi)插拓展法的主要缺憾在于 1t 和 2t 的測量過程太緩慢，使整個(gè)脈沖寬度測量的速度被限制在很低的水平。它們均支持不同層次的描述，使得復(fù)雜 IC 的描述規(guī)范化，便于傳遞、交流、保存與修改，也便于重復(fù)使用、它們 多應(yīng)用于子FPGA/CPLD/EPLD 的設(shè)計(jì)中。 CLB 有三個(gè)邏輯函數(shù)發(fā)生器G、 F 和 H，相應(yīng)輸出是 G?、 F?和 H?。輸出通路 D 觸發(fā)器也有獨(dú)立的時(shí)鐘，且可任選觸發(fā)邊沿。 Quartus II 提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。 Quartus II 擁有性能良好的設(shè)計(jì)錯誤定位器，用于確定文本或圖形設(shè)計(jì)中的錯誤。這是比較簡單和常用的測量脈沖寬度的方法， 這一方法的誤差來源于待測脈沖的前沿和后沿與相鄰時(shí)鐘上升沿的時(shí)間差 1t ， 2t ，最大誤差為一個(gè)時(shí)鐘周期的值，如時(shí)鐘頻率為 100MHz，最大誤差為 10ns。仿真結(jié)果如圖 6圖 6圖 66 所示。 感謝他為我提供了一個(gè)良好的求知和科研氛圍以及在我的畢業(yè)設(shè)計(jì)過程提供的各種幫助。利用 Quartus II 提供 的加法器模塊（ ADD）對四個(gè)計(jì)數(shù)值進(jìn)行相加。 圖 53 Quartus II 設(shè)計(jì)流程 測量方案詳細(xì)設(shè)計(jì)及仿真結(jié)果 在前面的 節(jié)簡單的介紹過基于 FPGA 的脈寬測量原理，在本章里將詳細(xì)的給出測量方案的原理，設(shè)計(jì)流程以及仿真結(jié)果。 Quartus II 編譯器支持的硬件描述語言有 VHDL、 Verilog、 System Verilog 及 AHDL，AHDL 是 Altera 公司自己設(shè)計(jì)、制定的硬件描述語言，是一種以結(jié)構(gòu)描述方式為主的硬件描述語言，只有企業(yè)標(biāo)準(zhǔn)。 CLB輸入可以由臨近的任一長線驅(qū)動，輸出可以通過三態(tài)緩沖器驅(qū)動長線。 當(dāng) IOB 控制的引腳被定義為輸入時(shí)，通過該引腳的輸入信號先送入緩沖器，緩沖器的輸出分為兩路，一路直接送到 MUX；林一路經(jīng)演示幾納秒后（或者不延時(shí)）送到輸入通路 D 觸發(fā)器，再送到數(shù)據(jù)選擇器。 FPGA 的基本結(jié)構(gòu) FPGA 一般由三種可編程電路和一個(gè)存放編程數(shù)據(jù)的 SRAM 組成。邏輯綜合就是對不同層次和不同形式的設(shè)計(jì)描述進(jìn)行轉(zhuǎn)換，通過綜合算法，以具體的工藝背景實(shí)現(xiàn)高層目標(biāo)所規(guī)定的優(yōu)化設(shè)計(jì)，通過設(shè)計(jì)綜合工具，可將電子系統(tǒng)的高層行為描述轉(zhuǎn)換到底層硬件描述和確定 的物理實(shí)現(xiàn)，使設(shè)計(jì)人員無須直接面對底層電路，不必了解具體的邏輯器件，從而把精力集中到系統(tǒng)行為建模和算法設(shè)計(jì)上。 通常采用脈 沖計(jì)數(shù)法，即在待測信號的高電平或低電平用一高頻時(shí)鐘脈沖進(jìn)行計(jì)數(shù)，然后根據(jù)脈沖的個(gè)數(shù)計(jì)算待測信號寬度，如 圖 34 所示。雖然 1t 和 2t 的測量仍有誤差，但是充、放電速度相差越大，誤差越小。這時(shí)如果波形的下降沿跑出屏幕的范圍也沒有關(guān)系。脈寬的計(jì)算依賴于周期，周期是頻率的倒數(shù)，而頻率又是電子技術(shù)領(lǐng)域永恒的話題，為了得到性能更好的電子系統(tǒng)，科研人員在不斷地研究著頻率， CPU 就是用頻率的高低來評價(jià)其性能的好壞，可見頻率在電子系統(tǒng)的重要性。如何高效準(zhǔn)確的測量脈沖寬度已經(jīng)日益被科研人員們提上日程。 中南民族大學(xué) 畢業(yè)論文（設(shè)計(jì)） 學(xué)院 ： 電子信息工程學(xué)院 專業(yè) ： 通信工程 年級 ： 20xx 題目 : 基于 FPGA 的高精度脈沖寬度測量 學(xué)生姓名 ： ╳╳╳ 學(xué)號 ： ╳╳╳╳╳ 指導(dǎo)教師姓名 : ╳╳ 職稱 : 副 教授 20xx 年 5 月 26 日 中南民族大學(xué)本科畢業(yè)論文（設(shè)計(jì)）原創(chuàng)性聲明 本人鄭重聲明：所呈交的論文是本人在導(dǎo)師的指導(dǎo)下獨(dú)立進(jìn)行研究所取得的研究成果。在本文中，作者將介紹利用 FPGA 以及 EDA 技術(shù)精確測量脈沖寬度的方法。因而對脈沖寬度的測量方法、效率等要求也日益提高。為了獲得更高的測量分辨率，可以提高延遲時(shí)基掃描速度。在微型計(jì)算機(jī)，特別是單片機(jī)引入電子測量后，內(nèi)插拓展法得以方便地運(yùn)用。待測信號相對于計(jì)數(shù)時(shí)鐘通常是獨(dú)立的，其上升、下降沿不可能正好落在時(shí)鐘的邊沿上，因此該法的最大測量誤差為一個(gè)時(shí)鐘周期。測試綜合是以設(shè)計(jì)結(jié)果的性能為目標(biāo)的綜合方法，以電路的時(shí)序、功耗、電磁輻射和負(fù)載能力等性能指標(biāo)為綜合對象。這三種可編程電路是：可編程邏輯塊 CLB、輸入輸出邏輯塊 IOB 和互聯(lián)資源 IR。通過編程給數(shù)據(jù)選擇器不同的控制信息，可確定送至 CLB 陣列的 I I2 是來自輸入緩沖器還是來自觸發(fā)器。單長度線和長線之間的連接由位于線交叉處的可編程互連點(diǎn)所控制，雙長度線不與其它線相連。 Quartus II 允許來自第三方的 EDIF、 VQM 文件輸入，并提供了很多 EDA 軟件的接口。 數(shù)字移相技術(shù) 下載 仿真 Timing Analyzer （時(shí)序分析器） 編程器 Assembler （編程文件匯編） Analysisamp。綜合計(jì)數(shù)模塊原理圖如圖 63 所示。 參考文獻(xiàn) [1] 劉英 .脈寬的測量和參數(shù)分析 [J].電子信息對抗技術(shù) ,20xx,22(5):2327. [2] 梁勇 .EDA 技術(shù)教程 [M].北京：人民郵電出版社 ,20xx. [3] 吳大正 .信號與線性系統(tǒng)分析 [M].北京 :高等教育出版社 ,20xx. [4] 閻石 . 數(shù)字電子技術(shù)基礎(chǔ) (第四版 )[M].北京 :高等教育出版社 ,1998 . [5] 韓焱，張艷花，王康誼 .數(shù)字電子技術(shù)基礎(chǔ) [M].北京：電子工業(yè)出版社 ,20xx. [6] 樊昌信，曹麗娜 .通信原理 [M]. 北京：國防工業(yè)出版 ,20xx. [7] 李瑋 .示波器的使用與檢測技巧 [M]. 北京：化學(xué)工業(yè)出版社 .20xx.