【正文】 IF W=2 THE。當(dāng) W 為 01 時，顯示秒分，模塊內(nèi)部所進行的操作是把秒模塊的值 SL,SH分別賦給 Q1， Q2，分模塊的值 FL,FH 分別賦給 Q3， Q4，時模塊的值 SL,SH，分別賦給 Q5，Q6。 C=SEG(2)。 顯示 6 WHEN 0111 = SEG=0000111。這就要對數(shù)碼管的七個管子進行編號譯碼。 DATA=DATA6。 DATA=DATA2。EVENT AND CLK=39。039。 圖 校時模塊的圖元元件 該模塊的仿真波形如圖 和 所示 ： 圖 校時模塊仿真圖 畢業(yè)設(shè)計（論文）報告紙 24 圖 校時模塊仿真圖 如圖 所示，當(dāng)按鍵 K1 沒按下時，按下 K2 鍵，校時模塊的 FO 只隨著 MO 值的改變而改變，不 K2 按鍵的影響。039。YO=39。L5=39。 選通月模塊，調(diào)月 L1=39。039。039。TL=K2。L4=39。NO=39。039。139。039。L3=39。SO=FI。 圖 年計數(shù)模塊的圖元元件 該模塊的仿真波形如圖 所示： 圖 年模塊仿真圖 如圖 所示，兩位年模塊為 100 進制計數(shù)器 當(dāng) Y Y1 表示的數(shù)為 4 的整數(shù)倍時，判 畢業(yè)設(shè)計（論文）報告紙 22 斷閏年輸出信號 RUN 就為高電平，與月模塊的判斷閏年輸入信號相一致。)。 END IF。 END IF。 IF CLK39。 十二月 WHEN others=NULL。 四月 WHEN 00000101=pan=00。 邏輯位相連接 CASE cq5 IS WHEN 00000001=pan=00。cout=39。EVENT and clk=39。 由 VHDL 程序代碼生成生成如圖 所示的圖元元件，其中 PANDUAN[1..0]端口是判斷月份大小的判斷信號，它由月計數(shù)模塊提供； CLK 端口是低位進位信號提供的時鐘信號；CQ1[3..0]端口是天計數(shù)的個位計數(shù)輸出信 號； CQ2[3..0]端口是天計數(shù)的十位計數(shù)的輸出信號；COUT 端口是向高位產(chǎn)生進位的輸出端口。COUT=39。CQ4=0000。 WHEN 01=IF CQ3=0000 AND CQ4=0011 判斷信號為 01 時為 30 進 THEN CQ3=0001。 PAN=PANDUAN。EVENT AND CLK=39。 該模塊的仿真波形如圖 所示： 圖 24 進制計數(shù)器仿真圖 畢業(yè)設(shè)計（論文）報告紙 16 如圖 所示當(dāng) Q Q2 計滿 24 時， Q Q2 都?xì)w零同時有一個進位輸出脈沖，完成了六十進制計數(shù)器的功能。 IF Q2=2 AND Q1=3 THEN Q2=0000。EVENT AND CLK=39。 圖 秒 /分計數(shù)模塊的圖元元件 該模塊的仿真波形如圖 所示： 圖 60 進制計數(shù)器仿真圖 如圖 所示當(dāng) Q Q2 計滿 60 時， Q Q2 都?xì)w零同時有一個進位輸出脈沖，完成了六十進制計數(shù)器的功能。Q1=0000。139。 END IF。 AND CLK39。 畢業(yè)設(shè)計（論文）報告紙 12 圖 系統(tǒng)框架圖 系統(tǒng)的各模塊的設(shè)計 分頻模塊 分頻模塊用于給整個系統(tǒng)提供所需的脈沖。本系統(tǒng)設(shè)計可以采用自上而下的方法對系統(tǒng)進行描述。默認(rèn)情況下，時序分析作為全編譯的一部分自動運行。 同時，通過對流行的 IEEE18002021 標(biāo)準(zhǔn) SystemVerilog 語法硬件描述和驗證語言設(shè)計結(jié)構(gòu)的支持，該工具實現(xiàn)了速度更快的寄存器傳送級（ RTL）。 畢業(yè)設(shè)計（論文）報告紙 8 第四章 QuartusII 的使用 簡介 Altera 公司開始發(fā)售 版的 QuartusII 軟件，包括了時序分析工具 TimeQuest，并且能夠支持 Synopsys 設(shè)計約束（ SDC）時序格式 。 而本課題中采用的是 Altera 公司的 ACEX1K 系列的 EP1K30 型號。也就是說，在 VHDL 代碼設(shè)計之前，就開始硬件板卡的設(shè)計。選擇這樣的芯片會 增加設(shè)計的風(fēng)險。 畢業(yè)設(shè)計（論文）報告紙 6 3）短線資源：用來完成基本邏輯單元間的邏輯互連與布線。 嵌入式塊 RAM 目前大多數(shù) FPGA 都有內(nèi)嵌的塊 RAM。它必須和實體（ ENTITY）相聯(lián)系。 VHDL 提供 5 個庫，IEEE 庫 ， STD 庫， VITAL 庫，自定義庫和 WORK 庫。另外， VHDL 支持慣性延遲和傳輸延遲，還可以準(zhǔn)確地建立硬件電路模型。 畢業(yè)設(shè)計（論文）報告紙 3 第二章 硬件描述語言 VHDL VHDL 語言簡介 VHDL 語言的特點 與其他硬件描述語言相比， VHDL 具有以下特點 [1]： 1）功能強大、設(shè)計靈活 VHDL 具有功能強大的語言結(jié)構(gòu)，可以用簡潔明確的源代碼來描述復(fù)雜的邏輯控制。 2）在 KH310 設(shè)置專門按鍵 K3 用來進行模式切換，當(dāng)按鍵置 “ 1” 時，顯示年、月、日；當(dāng)按鍵置 “ 0” 時，顯示時、分、 秒。研究了如何以現(xiàn)場可編程門陣列FPGA 為載體，運用高級硬件描述語言 VHDL 進行系統(tǒng)功能編程，并通過 QUARTUS II 環(huán)境進行仿真，驗證多功能數(shù)字鐘的功能是否滿足以下基本指標(biāo)：具有年、月、日、時、分、秒 畢業(yè)設(shè)計（論文）報告紙 2 計數(shù)顯示功能；具有整點報時功能；可以對年、月、日、時、分及秒 進行單獨校對，使其校正到標(biāo)準(zhǔn)時間；并進行優(yōu)化完善。 數(shù)字鐘被廣泛用于個人家庭，車站，碼頭、辦公室等公共場所，成為人們?nèi)粘Ｉ钪械谋匦杵贰?FPGA。 由于數(shù)字集成電路的發(fā)展和石英晶體震蕩器的廣泛應(yīng)用，使得數(shù)字鐘的精度，遠遠超過老式鐘表，鐘表的數(shù)字化給人們生產(chǎn)、生活帶來了極大的方便，而且大大地擴展了鐘表原先的報時功能。采用 FPGA 設(shè)計一個具有整點報時，可校時，可顯示萬年歷的數(shù)字時鐘是本課題的主要任務(wù)。 QuartusⅡ 。 多功能數(shù)字鐘不管在性能還是在樣式上都發(fā)生了質(zhì)的變化。 本文 采用的 是基于 FPGA 的多功能數(shù)字時鐘系統(tǒng)設(shè)計。 本文使用 Altera 公司的 ACEX1K 系列的 FPGA，型號為 EP1K30Q208. 課題研究的主要任務(wù) 設(shè)計具有如下功能的數(shù)字鐘： 1）該數(shù)字鐘能進行正常的時鐘走時功能以及日期的計時功能。 各個模塊設(shè)計好后，通過綜合仿真軟件 QuartusⅡ 采用 VHDL 實現(xiàn)，仿真該系統(tǒng)的各個功能模塊，并在綜合開發(fā)實驗系統(tǒng) KH310 上調(diào)試時鐘系統(tǒng)的整體功能。而描述既可以采用行為描述、寄存器傳輸描述或結(jié)構(gòu)描述，也可以采用三者混合的混合級描述。 VHDL 語言結(jié)構(gòu) VHDL 語言通常包括庫說明、實體說明、結(jié)構(gòu)體說明 3 個部分 [2]。 結(jié)構(gòu)體（ ARCHITECTURE）用來描述實體的內(nèi)部結(jié)構(gòu)或邏輯功能。一般 來說，比較經(jīng)典的基本可編程單元的配置是一個寄存器加一個查找表，但不同廠商的寄存器和查找表的內(nèi)部結(jié)構(gòu)有一定的差異，而且寄存器和查找表的組合模式也不同。 2）長線資源：用以完成器件 Bank 間的一些高速信號和一些第二全局時鐘信號的布線。廠家最新推出的 FPGA 系列產(chǎn)品一般都沒有經(jīng)過大批量應(yīng)用的驗證。但是，現(xiàn)在的設(shè)計流程一般都是軟件和硬件并行開始設(shè)計。針對特定的應(yīng)用，兩個 廠家的產(chǎn)品目錄里面都可以找到適合的系列或者型號。但是在器件操作過程中， ACEX1K 系列器件的配置數(shù)據(jù)存儲在 SRAM 單元中，由于 SRAM 的易失性，配置數(shù)據(jù)在每次上電時必須被重新載入 SRAM。這一新特性支持團隊在高密度 FPGA 設(shè)計上的協(xié)作，從而提高了團隊效率，增強了設(shè)計模塊相互之間的性能。 4）時序分析 允許用戶分析設(shè)計中所有邏輯的時序性能，并協(xié)助引導(dǎo)布局布線以滿足設(shè)計中的時序分析要求。 系統(tǒng)的總體設(shè)計 整個系統(tǒng)利用 QuartusII 軟件進行設(shè)計，以硬件描述語言 VHDL 為設(shè)計語言。通過以上各個模塊的組合工作，實現(xiàn)多功能數(shù)字鐘的整體功能，如圖 所示。139。 END IF。EVENT AND CLK=39。 IF Q2=5 AND Q1=9 THEN Q2=0000。 由 VHDL 程序代碼生成生成如圖 所示的圖元元件，其中 CLK 端口 輸入分頻得到的秒脈沖信號 （分計數(shù)則為低位的進位信號）； Q1[3...0]端口為秒 /分 計數(shù)的個位輸出 ； Q2[3..0]端口為秒 /分 計數(shù)的十位輸出 ； COUT 端口是向高位的進位輸出端口。 圖 時計數(shù)模塊的圖元元件 IF CLK39。 END IF。 END IF。 IF CLK39。 END IF。END IF。 WHEN 10=IF CQ3=1000 AND CQ4=0010 判斷信號為 10 時為 28 進 THEN CQ3=0001。CQ4=0000。 END IF。 IF clk39。cq2=0000。cq3。 三月 WHEN 00000100=pan=01。 十一月 WHEN 00001100=pan=00。當(dāng) YI， Y2 都為“ 9”時， Y1， Y2 會被清零。 Q2=Q2+1。 END IF。039。 由 VHDL 程序代碼生成生成如圖 所示的圖元元件，其中 CLK 端口輸入由低位的進位信號提供的時鐘信號； Y1 端口輸出年計數(shù)的個位計數(shù)信號； Y2 端口輸出年計數(shù)的十位計數(shù)信號； RUN 端口輸出閏年信號提供給月計數(shù)模塊。 CASE A IS WHEN 0000=FO=MI。039。SO=39。 選通分模塊，調(diào) 分 L1=39。L5=39。039。039。039。L2=39。 WHEN 0100=FO=39。039。139。039。L3=39。 由 VHDL 程序代碼生成生成如圖 所示的圖元元件，其中 K1 端口為按鍵信號，來實現(xiàn)系統(tǒng)調(diào)試模式與計時模式轉(zhuǎn)換的； K2 端口也為按鍵信號，主要實現(xiàn)系統(tǒng)的調(diào)試功能； M1端口輸入秒的進位信號； FI 端口輸入分的進位信號； SI 端口輸入時的進位信號； TI 端口輸入天的進位信號； YI 端口輸入月的進位信號； FO 端口在正常計時模式下輸出秒的進位信號 MI， 畢業(yè)設(shè)計（論文）報告紙 23 在調(diào)時模式下輸出 K2 調(diào)時信號； SO 端口在正常計時模式下輸出秒的進位信號 FI，在調(diào)時模式下輸出 K2 調(diào)時信號； TL 端口在正常計時模式下輸出秒的進位信號 SI，在調(diào)時模式下輸出K2 調(diào) 時信號； YO 端口在正常計時模式下輸出秒的進位信號 TI，在調(diào)時模式下輸出 K2 調(diào)時信號； NO 端口在正常計時模式下輸出秒的進位信號 YI，在調(diào)時模式下輸出 K2 調(diào)時信號。 ELSE SPEAKER=39。 IF CLK39。 第一個數(shù)碼管 WHEN 1 = SCAN =00000010。 第五個數(shù)碼管 WHEN 5 = SCAN =00100000。 給每個數(shù)碼管掃描到了就要對計數(shù)器里的數(shù)據(jù)進行譯碼了，將 BCD 碼譯成數(shù)碼管對應(yīng)a~g 七段顯示信號。 顯示 5 WHEN 0110 = SEG=1111101。 B=SEG(1)。內(nèi) 部設(shè)置一個寄存器 W，當(dāng)按下 K3， W 就會加 1，當(dāng) W 為 00 時，顯示年月日，模塊內(nèi)部所進行的操作是把天模塊的值 畢業(yè)設(shè)計（論文）報告紙 28 DL,DH，分別賦給 Q1， Q2，月模塊的值 ML， MH,分別賦給 Q3， Q4，年模塊的值 YL,YH，分別賦給 Q5， Q