【正文】 SEG=1101111。 A=SEG(0)。 E=SEG(4)。 圖 譯碼顯示模塊的圖元元件 顯示轉(zhuǎn)換模塊 顯示模式切換模塊完成顯示年月日和顯示時(shí)分秒的相互切換，設(shè)置一個(gè)按鍵 K3 對(duì)其進(jìn)行控制，通過檢測按鍵的上升沿，對(duì)顯示模式進(jìn)行輪流切換。 IF K139。 IF W=2 THE。139。當(dāng) W 為 01 時(shí)，顯示秒分，模塊內(nèi)部所進(jìn)行的操作是把秒模塊的值 SL,SH分別賦給 Q1， Q2，分模塊的值 FL,FH 分別賦給 Q3， Q4，時(shí)模塊的值 SL,SH，分別賦給 Q5，Q6。 G=SEG(6)。 C=SEG(2)。 顯示 畢業(yè)設(shè)計(jì)（論文）報(bào)告紙 27 WHEN OTHERS = NULL。 顯示 6 WHEN 0111 = SEG=0000111。 顯示 2 WHEN 0011 = SEG=1001111。這就要對(duì)數(shù)碼管的七個(gè)管子進(jìn)行編號(hào)譯碼。 DATA=DATA8。 DATA=DATA6。 DATA=DATA4。 DATA=DATA2。 畢業(yè)設(shè)計(jì)（論文）報(bào)告紙 26 END IF。EVENT AND CLK=39。而且，一個(gè)數(shù)碼管只能顯示一個(gè)數(shù)字，所以，在計(jì)數(shù)時(shí)如用的計(jì)數(shù)進(jìn)制大于 10，就必須考慮將該數(shù)的高位和地位分開顯示。039。 報(bào)時(shí)模塊 利用計(jì)數(shù)模塊的輸出作為報(bào)時(shí)模塊的輸入，當(dāng)檢測到分和秒的都為 “ 00”時(shí)令報(bào)時(shí)模塊輸出為 1，驅(qū)動(dòng) LED 燈亮一秒。 圖 校時(shí)模塊的圖元元件 該模塊的仿真波形如圖 和 所示 ： 圖 校時(shí)模塊仿真圖 畢業(yè)設(shè)計(jì)（論文）報(bào)告紙 24 圖 校時(shí)模塊仿真圖 如圖 所示，當(dāng)按鍵 K1 沒按下時(shí)，按下 K2 鍵，校時(shí)模塊的 FO 只隨著 MO 值的改變而改變，不 K2 按鍵的影響。139。039。039。YO=39。SO=39。L5=39。L3=39。 選通月模塊，調(diào)月 L1=39。039。039。039。039。039。TL=K2。 WHEN 0011=FO=39。L4=39。L2=39。NO=39。TL=39。039。039。139。039。039。L5=39。L3=39。 模式 0 正常計(jì)時(shí) L1=39。SO=FI。設(shè)計(jì)內(nèi)部一個(gè)寄存器 A，在校時(shí)時(shí)，沒按下 K1， A 就會(huì)加 1，當(dāng) A 為 0000 時(shí)，是正常計(jì)時(shí)，當(dāng) A 為 0001 時(shí)，是調(diào)分計(jì)數(shù)，當(dāng) A 為 0010 時(shí)，是調(diào)時(shí)計(jì)數(shù)，當(dāng) A 為 0011 時(shí)，是調(diào)天計(jì)數(shù)，當(dāng) A 為 0100 時(shí)，是調(diào)月計(jì)數(shù)，當(dāng) A 為 0101 時(shí)， 是調(diào)年計(jì)數(shù)。 圖 年計(jì)數(shù)模塊的圖元元件 該模塊的仿真波形如圖 所示： 圖 年模塊仿真圖 如圖 所示，兩位年模塊為 100 進(jìn)制計(jì)數(shù)器 當(dāng) Y Y1 表示的數(shù)為 4 的整數(shù)倍時(shí)，判 畢業(yè)設(shè)計(jì)（論文）報(bào)告紙 22 斷閏年輸出信號(hào) RUN 就為高電平，與月模塊的判斷閏年輸入信號(hào)相一致。039。)。139。 END IF。139。 END IF。 IF Q1=9 THEN Q1=(OTHERS=39。 IF CLK39。 年計(jì)數(shù)模塊 年計(jì)數(shù)為一百進(jìn)制的計(jì)數(shù)器，模塊有閏年判斷輸出信號(hào) RUN，要傳送給月份模塊，計(jì)滿四次就產(chǎn)生一個(gè)閏年輸出信號(hào)，因?yàn)殚c年數(shù)值是 4 的整倍數(shù)。 十二月 WHEN others=NULL。 八月 WHEN 00001001=pan=01。 四月 WHEN 00000101=pan=00。else pan=10。 邏輯位相連接 CASE cq5 IS WHEN 00000001=pan=00。 END IF。cout=39。cq1=0000。EVENT and clk=39。當(dāng)個(gè)位 cq1 計(jì)數(shù)到 “ 9” 時(shí)會(huì)向十位 cq2 產(chǎn)生進(jìn)位，使得 cq2 開始計(jì)數(shù)。 由 VHDL 程序代碼生成生成如圖 所示的圖元元件，其中 PANDUAN[1..0]端口是判斷月份大小的判斷信號(hào)，它由月計(jì)數(shù)模塊提供； CLK 端口是低位進(jìn)位信號(hào)提供的時(shí)鐘信號(hào)；CQ1[3..0]端口是天計(jì)數(shù)的個(gè)位計(jì)數(shù)輸出信 號(hào)； CQ2[3..0]端口是天計(jì)數(shù)的十位計(jì)數(shù)的輸出信號(hào)；COUT 端口是向高位產(chǎn)生進(jìn)位的輸出端口。END IF。COUT=39。039。CQ4=0000。 制計(jì)數(shù)器 ELSE COUT=39。 WHEN 01=IF CQ3=0000 AND CQ4=0011 判斷信號(hào)為 01 時(shí)為 30 進(jìn) THEN CQ3=0001。139。 PAN=PANDUAN。039。EVENT AND CLK=39。它的判斷信號(hào)來自月計(jì)數(shù)模塊的判斷信號(hào)。 該模塊的仿真波形如圖 所示： 圖 24 進(jìn)制計(jì)數(shù)器仿真圖 畢業(yè)設(shè)計(jì)（論文）報(bào)告紙 16 如圖 所示當(dāng) Q Q2 計(jì)滿 24 時(shí)， Q Q2 都?xì)w零同時(shí)有一個(gè)進(jìn)位輸出脈沖，完成了六十進(jìn)制計(jì)數(shù)器的功能。 ELSE COUT=39。 IF Q2=2 AND Q1=3 THEN Q2=0000。039。EVENT AND CLK=39。當(dāng) Q1 為 “ 2” 并且 Q2 為 “ 3” 時(shí)， COUT 會(huì)向校時(shí)模塊的 SI 產(chǎn)生進(jìn)位信號(hào)，在正常計(jì)時(shí)情況下驅(qū)動(dòng)天的時(shí)鐘信號(hào)，使得天計(jì)數(shù)模塊正常計(jì)數(shù)。 圖 秒 /分計(jì)數(shù)模塊的圖元元件 該模塊的仿真波形如圖 所示： 圖 60 進(jìn)制計(jì)數(shù)器仿真圖 如圖 所示當(dāng) Q Q2 計(jì)滿 60 時(shí)， Q Q2 都?xì)w零同時(shí)有一個(gè)進(jìn)位輸出脈沖，完成了六十進(jìn)制計(jì)數(shù)器的功能。039。Q1=0000。)。139。 秒的 COUT會(huì)向校時(shí)模塊的 MI 產(chǎn)生驅(qū)動(dòng)信號(hào)，在正常計(jì)時(shí)狀態(tài)下驅(qū)動(dòng)分計(jì)數(shù)器的時(shí)鐘信號(hào)來使得分計(jì)數(shù)器正常計(jì)數(shù)。 END IF。 ELSIF COUNTER=49 THEN COUNTER=0。 AND CLK39。這樣，因此，在 1000 次計(jì)數(shù)后信號(hào) X 形成一個(gè)新的脈沖信號(hào)，該脈沖即為 1Hz 的脈沖。 畢業(yè)設(shè)計(jì)（論文）報(bào)告紙 12 圖 系統(tǒng)框架圖 系統(tǒng)的各模塊的設(shè)計(jì) 分頻模塊 分頻模塊用于給整個(gè)系統(tǒng)提供所需的脈沖。計(jì)時(shí)模塊可以實(shí)現(xiàn)數(shù)字鐘的秒、分、時(shí)的計(jì)時(shí)功能以及萬年歷的計(jì)數(shù)。本系統(tǒng)設(shè)計(jì)可以采用自上而下的方法對(duì)系統(tǒng)進(jìn)行描述。 畢業(yè)設(shè)計(jì)（論文）報(bào)告紙 10 圖 QuartusⅡ 的設(shè)計(jì)流程圖 圖 為 QuartusII 設(shè)計(jì)流程圖，從圖中我們可以更清楚地看出基于 QuartusII 的 FPGA 系統(tǒng)設(shè)計(jì)流程。默認(rèn)情況下，時(shí)序分析作為全編譯的一部分自動(dòng)運(yùn)行。 圖 QuartusⅡ 軟件的用戶界面 畢業(yè)設(shè)計(jì)（論文）報(bào)告紙 9 QuartusII 設(shè)計(jì)流程 基于 QuartusII 的 FPGA 系統(tǒng)設(shè)計(jì)流程 [5]： 1）設(shè)計(jì)輸入 使用 QuartusⅡ 軟件的模塊輸入方式、文本輸入方式、 Core 輸入方式和 EDA 設(shè)計(jì)輸入工具等表達(dá)用戶的電路構(gòu)思，同時(shí)使用分配編輯器（ AssignmentEditor）設(shè)定初始約束條件。 同時(shí)，通過對(duì)流行的 IEEE18002021 標(biāo)準(zhǔn) SystemVerilog 語法硬件描述和驗(yàn)證語言設(shè)計(jì)結(jié)構(gòu)的支持，該工具實(shí)現(xiàn)了速度更快的寄存器傳送級(jí)（ RTL）。 TimeQuest 時(shí)序分析工具幫助用戶對(duì)時(shí)序約束較為復(fù)雜的設(shè)計(jì)進(jìn)行建立、管理和分析操作，例如時(shí)鐘復(fù)用設(shè)計(jì)和源同步接口等，用戶還可以迅速完成高級(jí)時(shí)序驗(yàn)證。 畢業(yè)設(shè)計(jì)（論文）報(bào)告紙 8 第四章 QuartusII 的使用 簡介 Altera 公司開始發(fā)售 版的 QuartusII 軟件，包括了時(shí)序分析工具 TimeQuest，并且能夠支持 Synopsys 設(shè)計(jì)約束（ SDC）時(shí)序格式 。其多電壓引腳可以驅(qū)動(dòng) 、 、 器件，也可以被這些電壓所驅(qū)動(dòng)；雙向 I/O 引腳執(zhí)行速度可達(dá) 250MHz。 而本課題中采用的是 Altera 公司的 ACEX1K 系列的 EP1K30 型號(hào)。因?yàn)殚_發(fā)環(huán)境和工具是一致的，芯片接口電平和特性也一致，便于互聯(lián)互通。也就是說，在 VHDL 代碼設(shè)計(jì)之前，就開始硬件板卡的設(shè)計(jì)。這與基于 CPU 的軟件開發(fā)又有很大不同。選擇這樣的芯片會(huì) 增加設(shè)計(jì)的風(fēng)險(xiǎn)。在工程項(xiàng)目或者產(chǎn)品設(shè)計(jì)中，選擇 FPGA 芯片可以參考以下的幾點(diǎn)策略和原則 [4]。 畢業(yè)設(shè)計(jì)（論文）報(bào)告紙 6 3）短線資源：用來完成基本邏輯單元間的邏輯互連與布線。簡單的說， RAM 是一種寫地址，讀數(shù)據(jù)的存儲(chǔ)單元； CAM 與 RAM 恰恰相反。 嵌入式塊 RAM 目前大多數(shù) FPGA 都有內(nèi)嵌的塊 RAM。 基本可編程邏輯單元 FPGA 的基本可編程邏輯單元是由查找表（ LUT）和寄存器（ Register）組成的，查找表完成純組合邏輯功能。它必須和實(shí)體（ ENTITY）相聯(lián)系。 實(shí)體是一個(gè)設(shè)計(jì)實(shí)體的表層設(shè)計(jì)單元，是對(duì)設(shè)計(jì)實(shí)體與外部電路進(jìn)行的接口描述，是設(shè)計(jì)實(shí)體經(jīng)封裝后對(duì)外界的一個(gè)通信界面。 VHDL 提供 5 個(gè)庫，IEEE 庫 ， STD 庫， VITAL 庫，自定義庫和 WORK 庫。 5） 很強(qiáng)的移植能力 VHDL 是一種標(biāo)準(zhǔn)化的硬件描述語言，同一個(gè)設(shè)計(jì)描述可以被不同的工具所支持，使得設(shè)計(jì)描述的移植成為可能。另外， VHDL 支持慣性延遲和傳輸延遲，還可以準(zhǔn)確地建立硬件電路模型。 2）支持廣泛、易于修改 由于 VHDL 已經(jīng)成為 IEEE 標(biāo)準(zhǔn)所規(guī)范的硬件描述語言，目前大多數(shù) EDA 工具幾乎都支持 VHDL，這為 VHDL 的進(jìn)一步推廣和廣泛應(yīng)用奠定了基礎(chǔ)。 畢業(yè)設(shè)計(jì)（論文）報(bào)告紙 3 第二章 硬件描述語言 VHDL VHDL 語言簡介 VHDL 語言的特點(diǎn) 與其他硬件描述語言相比， VHDL 具有以下特點(diǎn) [1]： 1）功能強(qiáng)大、設(shè)計(jì)靈活 VHDL 具有功能強(qiáng)大的語言結(jié)構(gòu)，可以用簡潔明確的源代碼來描述復(fù)雜的邏輯控制。當(dāng) ① 燈被點(diǎn)亮?xí)r表示進(jìn)入調(diào)時(shí)模式下的分調(diào)時(shí)，當(dāng) ② 燈被點(diǎn)亮?xí)r表示進(jìn)入調(diào)時(shí)模式下的時(shí)調(diào)時(shí)，當(dāng) ③ 燈被點(diǎn)亮?xí)r表示進(jìn)入調(diào)時(shí)模式下的天調(diào)時(shí)，當(dāng) ④ 燈被點(diǎn)亮?xí)r表示進(jìn)入調(diào)時(shí)模式下的月調(diào)時(shí)，當(dāng) ⑤ 燈被點(diǎn)亮?xí)r表示進(jìn)入調(diào)時(shí)模式下的年調(diào)時(shí)。 2）在 KH310 設(shè)置專門按鍵 K3 用來進(jìn)行模式切換，當(dāng)按鍵置 “ 1” 時(shí)，顯示年、月、日；當(dāng)按鍵置 “ 0” 時(shí)，顯示時(shí)、分、 秒。使用 SRAM 的 FPGA 器件，在工作前需要從芯片外部加載配置數(shù)據(jù)，這些配置數(shù)據(jù)可以放在片外的 EPROM 或其他儲(chǔ)存體上，人們可以控制加載過程，在現(xiàn)場修改器件的邏輯功能。研究了如何以現(xiàn)場可編程門陣列FPGA 為載體，運(yùn)用高級(jí)硬件描述語言 VHDL 進(jìn)行系統(tǒng)功能編程，并通過 QUARTUS II 環(huán)境進(jìn)行仿真，驗(yàn)證多功能數(shù)字鐘的功能是否滿足以下基本指標(biāo)：具有年、月、日、時(shí)、分、秒 畢業(yè)設(shè)計(jì)（論文）報(bào)告紙 2 計(jì)數(shù)顯示功能；具有整點(diǎn)報(bào)時(shí)功能；可以對(duì)年、月、日、時(shí)、分及秒 進(jìn)行單獨(dú)校對(duì)，使其校正到標(biāo)準(zhǔn)時(shí)間；并進(jìn)行優(yōu)化完善。 數(shù)字鐘可以由各種技術(shù)實(shí)現(xiàn)，如用數(shù)字電路、單片機(jī)等技術(shù)實(shí)現(xiàn)。 數(shù)字鐘被廣泛用于個(gè)人家庭，車站，碼頭、辦公室等公共場所，成為人們?nèi)粘Ｉ钪械谋匦杵贰Ｖ圃煺邆兏鶕?jù)社會(huì)的需求為人類定制各種各樣的產(chǎn)品。 FPGA。其中時(shí)鐘的秒鐘、分鐘為 60 進(jìn)制計(jì)時(shí)方式，小時(shí)可通過 24 進(jìn)制的計(jì)時(shí)方式，天可通過與月傳過來的判斷信號(hào)來判斷大、小平、