【正文】 個(gè)周期后 ,NEWCLK產(chǎn)生一個(gè)有效的正跳變 ,形成一個(gè)進(jìn)位。 本設(shè)計(jì)需要一個(gè)計(jì)時(shí)范圍為 秒 12 小時(shí)的 秒表 ,首先需要獲得一個(gè)比較精確的計(jì)時(shí)基準(zhǔn)信號(hào) ,這里時(shí)周期為 1/100 s的計(jì)時(shí)脈沖 ,所以采用一個(gè)標(biāo)準(zhǔn)時(shí)鐘信號(hào)源 1KHZ 經(jīng)分頻后獲得一個(gè)精確的 100HZ 的脈沖。 圖 數(shù)字秒表原理框圖 圖 數(shù)字秒表的頂層 RTL 電 路圖 FPGA 內(nèi)部各單元模塊設(shè)計(jì)與仿真 分頻電路模塊的設(shè)計(jì) 在基于 EDA 技術(shù)的數(shù)字電路系統(tǒng)設(shè)計(jì)中 ,分頻電路應(yīng)用十分廣泛。 系統(tǒng)的總體設(shè)計(jì) 數(shù)字秒表的頂層電路圖及時(shí)序分析采用硬件描述語言設(shè)計(jì)一個(gè)復(fù)雜電路系統(tǒng) ,其中包括時(shí)鐘分頻模塊、按鍵去抖模塊、計(jì)數(shù)模塊、顯示模塊四個(gè)主要部分 ,運(yùn)用自頂向下的設(shè)計(jì)思想 ,將系統(tǒng)按功 能逐層分割的層次化設(shè)計(jì)方法。 第三章 軟件設(shè)計(jì)與仿 真 整個(gè)系統(tǒng)軟件設(shè)計(jì)是采用自頂向下分析 ,自底向上設(shè)計(jì)。它是作為專用集成電路 (ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的 ,既解決了定制電路的不足 ,又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。 二 .秒表的面板包括 : 顯示屏 :由 8 個(gè) 7 段數(shù)碼管組成 ,用于顯示當(dāng)前時(shí)間 QT(啟 /停鍵 ):用于開始 /結(jié)束計(jì)時(shí)操作 . CLR(復(fù)位鍵 ):用于秒表計(jì)時(shí)系統(tǒng)的復(fù)位操作 CD4511:用于數(shù)碼管譯碼。 2 要求設(shè)置啟 /停開關(guān)。使用按鍵開關(guān)可實(shí)現(xiàn)開始 /結(jié)束計(jì)時(shí)操作 ,及復(fù)位清零操作和計(jì)時(shí)長(zhǎng)度模式選擇。用 C 語言編寫的數(shù)字秒表電路 ,采用分支結(jié)構(gòu)編寫 ,利用跳轉(zhuǎn)指令與大量的中斷指令 ,當(dāng)按鍵掃描沒有按鍵按下是 ,程序正常計(jì)數(shù) ,當(dāng)檢測(cè)到有按鍵按下是 ,程序運(yùn)轉(zhuǎn)到相應(yīng)的中斷程序進(jìn)行響應(yīng)處理 ,從而實(shí)現(xiàn)了分支程序的處理。時(shí)間計(jì)算器由 74LS163 組成 ,譯碼驅(qū)動(dòng)電路將計(jì)算器數(shù)錢的 8421BCD 碼轉(zhuǎn)換成數(shù)碼管需要的邏輯狀態(tài) ,并且為保證數(shù)碼管正常工作提供足夠的工作電流。 設(shè)計(jì)思想 方案一 :采用 74LS163 和 CD4046 設(shè)計(jì)秒表 晶體振蕩器電路給數(shù)字秒表提供一個(gè)頻率穩(wěn)定準(zhǔn)確的方波信號(hào) ,可保證數(shù)字秒表的走時(shí)準(zhǔn)確及穩(wěn)定。 第 二 章 設(shè)計(jì)思想與方法論證 實(shí)現(xiàn)數(shù)字秒表的方法有多種 ,可以用單片機(jī)作為控制芯片 ,采用 AT89C52單片機(jī) ,數(shù)字顯示采用共陽七段 LED 顯示器。 數(shù)字秒表設(shè)計(jì)的目的 本次設(shè)計(jì)的目的就是在掌握 VHDL語言的基礎(chǔ)上 ,了解 EDA技術(shù) ,掌握狀態(tài)機(jī)工作原理 ,同時(shí)了解計(jì)算機(jī)時(shí)鐘脈沖是怎么產(chǎn)生和工作的。 6 器件編程 數(shù)字秒表的設(shè)計(jì)的要求 設(shè)計(jì)一 個(gè)基于 FPGA 的數(shù)字秒表的具體化技術(shù)指標(biāo)如下 : 1 能對(duì) 0 秒 ~12 小時(shí)范圍進(jìn)行計(jì)時(shí) 。邏輯綜合軟件會(huì)生成 .edf 或 .edif 的 EDA 工業(yè)標(biāo)準(zhǔn)文件。 5 VHDL 對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性 ,設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu) ,也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么 ,而進(jìn)行獨(dú)立的設(shè)計(jì)。 2 VHDL 豐富的仿真語句和庫函數(shù) ,使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性 ,隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn)。 VHDL 語言的特點(diǎn) VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì) ,關(guān)于用 VHDL和原理圖輸入進(jìn)行CPLD/FPGA 設(shè)計(jì)的粗略比較 :在設(shè)計(jì)中 ,如果采用原理圖輸入的設(shè)計(jì)方式是比較直觀的。此后 VHDL 在電子設(shè)計(jì)領(lǐng)域得 到了廣泛的接受 ,并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語言。但是 ,由于它在一定程度上滿足了當(dāng)時(shí)的設(shè)計(jì)需求 ,于是他在 1987 年成為 A I/IEEE 的標(biāo)準(zhǔn) (IEEE STD 10761987)。同時(shí)還配置了高性能的邏輯綜合、優(yōu)化和仿真模擬工具 [3]。 CPLD/FPGA 器件更廣泛的應(yīng)用及廠商間的競(jìng)爭(zhēng) ,使得普通的設(shè)計(jì)人員獲得廉價(jià)的器件和 EDA 軟件成為可能。 EDA 技術(shù)中最為矚目的功能 ,即最具現(xiàn)代電子設(shè)計(jì)技術(shù)特征的功能就是日益強(qiáng)大的邏輯設(shè)計(jì)仿真測(cè)試技術(shù)。EDA 是電子設(shè)計(jì)自動(dòng)化 Electronic Design Automation 的縮寫 ,是 90 年代初 ,從CAD(計(jì)算機(jī)輔助沒計(jì) )、 CAM(算機(jī)輔助制造 )、 CAT 計(jì)算機(jī)輔助測(cè)試和 CAE 計(jì)算機(jī)輔助工程的概念發(fā)展而來的。給出了頂層電路圖 ,和各模塊的設(shè)計(jì) .增加了消除抖動(dòng)的控制方法 ,消除了開關(guān)按鍵的機(jī)械抖動(dòng) .通過編輯、編譯和器件編程 , 并通過編程器將引腳下載到ALTRA 公司 CycloneII 系列 EP2C5T144C8N 芯片進(jìn)行仿真 ,經(jīng)實(shí)際電路測(cè)試驗(yàn)證 ,達(dá)到了預(yù)期的設(shè)計(jì)要求 ,顯示結(jié)果基本準(zhǔn)確。 EDA 技術(shù)的出現(xiàn) ,極大的提高了電子系統(tǒng)設(shè)計(jì)的效率和可靠性 ,減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度 ,EDA 是電子產(chǎn)品開發(fā)研制的動(dòng)力源和加速器 ,是現(xiàn)代電子技術(shù)的核心。它以可編程邏輯器件 (PLD)為載體 ,以計(jì)算機(jī)為工作平臺(tái) ,以EDA 工作軟件為工作環(huán)境 ,以硬件描述語言 (VHDL)為電子系統(tǒng)功能描述方式 ,以電子系統(tǒng)設(shè)計(jì)為應(yīng)用方向的電子產(chǎn)品自動(dòng)化設(shè)計(jì)過程。VHDL。VHDL。用 VHDL 語言編程來實(shí)現(xiàn)各個(gè)模塊的功能 ,再用例化來實(shí)現(xiàn)各模塊的連接 ,從而實(shí)現(xiàn)整個(gè)數(shù)字秒表的功能。 繼續(xù)查閱大量相關(guān)資料 ,并積極和師兄 ,師姐 ,老師聯(lián)系 ,認(rèn)真聽取師兄 ,師姐 ,老師的建議 ,做好軟件仿真跟硬件設(shè)計(jì) ,完 善論文的撰寫。 學(xué)校計(jì)算機(jī)上機(jī)條件 :好 ( )、較好 ( √ )、不好 ()。 論題是否結(jié)合專業(yè) (是 )、難度 (適當(dāng) )、工作量 (一般 )。 指導(dǎo)形式 :網(wǎng)絡(luò) ( √ )、電話 ()、面對(duì)面 ( √ )、其他 。 第六階段 :2020 年 5 月 20 日完成并提交正式畢業(yè)設(shè)計(jì)成果。 第二階段 :2020 年月 11 月 30 日前接受畢業(yè)設(shè)計(jì)任務(wù)書 ,學(xué)習(xí)畢業(yè)設(shè)計(jì)論文要求及有關(guān)規(guī)定 ,收集資料、開始撰寫開題報(bào)告。利用計(jì)算機(jī)等工具畫出畢業(yè)設(shè)計(jì)的電路圖 ,寫出設(shè)計(jì)當(dāng)中用到的程序 ,進(jìn)行電路仿真 ,并進(jìn)行調(diào)試。 (3)用編譯器將頂層圖形輸入文件和 VHDL 輸入文件結(jié)合并編譯 ,模擬仿真校驗(yàn)設(shè)計(jì)后 ,生成設(shè)計(jì)文件。 (2)掌握數(shù)字秒表設(shè)計(jì)的步驟 ,系統(tǒng)邏輯功能的確定 ??系統(tǒng)的描述 ??算法的設(shè)計(jì) ??電路結(jié)構(gòu)的選擇 ??電路的實(shí)現(xiàn)。因此秒表可由 1 個(gè)分頻器、 4 個(gè)十進(jìn)制計(jì)數(shù)器 1/10秒、 1 秒、 1 分、 1 時(shí)以及 3 個(gè)六進(jìn)制計(jì)數(shù)器 10 秒、 10 分、 10 時(shí)組成 解決的問題 ?: : (1)計(jì)時(shí)器能顯示 1/100s 的時(shí)間 ,時(shí)鐘脈沖頻率是 1KHz。掌握在 FPGA 開發(fā)環(huán)境和實(shí)現(xiàn)數(shù)字秒表的方法和步驟 ,有利于我更好地掌握數(shù)字秒表在 FPGA上的實(shí)現(xiàn)方法 ,提高我學(xué)習(xí) FPGA和應(yīng)用 FPGA 的興趣與水平。這里用 EDA 技術(shù)設(shè)計(jì)一種基于 FPGA 的數(shù)字秒表。秒表做完日常生活中 ,應(yīng)用特別廣泛 ,精確且方便的秒表就成為越來越多的人的選擇。如配置了各種常用的硬件描敘平臺(tái) VHDL、Verilog HDL、 ABEL HDL 等 。這一切都極大地提高了大規(guī)模系統(tǒng)電子設(shè)計(jì)的自動(dòng)化程度。設(shè)計(jì)者的工作僅限于利用軟件的方式 ,即利用硬件描述語言來完成對(duì)系統(tǒng)硬件功能的描述 ,在 EDA 工具的幫助下就可以得到最后的設(shè)計(jì)結(jié)果。 指導(dǎo)教師簽名 :許發(fā)翔 2020 年 12 月 12 日 百色學(xué)院本科畢業(yè)論文 (設(shè)計(jì) )開題報(bào)告 學(xué)號(hào) 2020200241 學(xué)生姓名 龐建鏗 系 名 物理與電信工程系 專業(yè)年級(jí) 電子信息工程 08 級(jí) 指導(dǎo)教師 許發(fā)翔 職稱 助教 論文 (設(shè)計(jì) )題目 基于 FPGA 的數(shù)字秒表的設(shè)計(jì) 一、本論題課題背景及研究意義 : 課題背景 : 當(dāng)前電子系統(tǒng)的設(shè)計(jì)正朝著速度快 ,容量大 ,體積小 ,質(zhì)量輕 ,用電省的方向發(fā)展。圍繞所研究課題 ,對(duì)實(shí)驗(yàn)方案進(jìn)行論證和修改 ,進(jìn)行實(shí)驗(yàn) ,并于 3 月底撰寫出畢業(yè)論文初稿。要按學(xué)科標(biāo)準(zhǔn)和論文寫作要求規(guī)范地撰寫論文 ,要獨(dú)立自主的完成 ,堅(jiān)決杜絕弄虛作假、抄襲剽竊等現(xiàn)象 。因此秒表可由 1 個(gè)分頻器、 4 個(gè)十進(jìn)制計(jì)數(shù)器 1/10秒、 1 秒、 1 分、 1 時(shí)以及 3 個(gè)六進(jìn)制計(jì)數(shù)器 10 秒、 10 分、 10 時(shí)組成 , (注意 :制作實(shí)物 ,元件費(fèi)及論文打印費(fèi)個(gè)人自理 ) (設(shè)計(jì) )基本要求 (1)認(rèn)真做好文獻(xiàn) 查閱工作 。 FPGA 器件作為系統(tǒng)控制的核心 ,其靈活的現(xiàn)場(chǎng)可更改性 ,可再配置能力 ,對(duì)系統(tǒng)的各種改進(jìn)非常方便 ,在不更改硬件電路的基礎(chǔ)上還可以進(jìn)一步提高系統(tǒng)的性能。 FPGA 是一種新興的高密度大規(guī)?？删幊踢壿嬈骷?,它具有門陣列的高密度和 PLD 器件的靈活性和易用性 ,目前已成為一類主要的可編程器件。其次 ,除了對(duì)每一計(jì)數(shù)器需設(shè)置清零信號(hào)輸入外 ,還需在 6 個(gè)計(jì)數(shù)器設(shè)置時(shí)鐘使能信號(hào) ,即計(jì)時(shí)允許信號(hào) ,以便作為秒表的計(jì)時(shí)起?？刂崎_關(guān)。 (4)認(rèn)真撰寫論文。 (2)202001 至 202003 實(shí)驗(yàn)階段。答辯后根據(jù)答辯專家組意見再修改 ,提交最終版。 EDA