【正文】 Create/Update — Create Symbol Files for Current File 命令，為 文件生成原理圖模塊。 end else begin wrsig = 139。 // 產(chǎn)生發(fā)送命令 基于 FPGA的串口通訊電路設(shè)計(jì) 23 wrsig = 139。 reg wrsig。 input clk。b0。b1。 基于 FPGA的串口通訊電路設(shè)計(jì) 22 t = 0。d175: begin tx = 139。b0。 end // 一幀資料發(fā)送結(jié)束 839。 idle = 139。d1。 presult = datain[0]^paritymode。 t = t + 839。d128: begin tx = datain[7]。b1。 end // 發(fā)送第 6 位數(shù)據(jù) 839。 idle = 139。d1。 presult = datain[4]^presult。 t = t + 839。d64: begin tx = datain[3]。b1。 end // 發(fā)送第 2 位數(shù)據(jù) 839。 idle = 139。d1。 presult = datain[0]^paritymode。 t = t + 839。d0: begin tx = 139。d175) begin send = 139。amp。 // 檢測(cè)發(fā)送命令是否有效 always (posedge clk) begin wrsigbuf = wrsig。 reg presult。 // 發(fā)送數(shù)據(jù)信號(hào) output tx。 // UART 時(shí)鐘 input clk。 發(fā)送模塊的 Verilog HDL 實(shí)現(xiàn) UART 發(fā)送模塊的功能：接收到發(fā)送指令后，把數(shù)據(jù)按 UART 協(xié)議輸出，先輸出一個(gè)低電平的起始位，然后從低到高輸出 8 個(gè)數(shù)據(jù)位，接著是可選的奇偶校驗(yàn)位，最后是高電平的停止位 [16]。 圖 31 波特率發(fā)生器的原理圖 編譯工程文件，編譯無誤后單擊 Processing – Generate Functional Simulation Netlist，產(chǎn)生功能仿真網(wǎng)表。d1。b0。 t = t + 1639。 reg [15:0] t。 module clkdiv(clk, clkout)。 波特率發(fā)生器模塊的 Verilog HDL 實(shí)現(xiàn) 波特率發(fā)生器實(shí)際上是一個(gè)分頻器，從給定的系統(tǒng)時(shí)鐘頻率得到要求的波特率。 設(shè)計(jì)功能說明 本實(shí)設(shè)計(jì)要求在 FPGA 開發(fā)板上實(shí)現(xiàn)波特率為 115200bps，停止位為 1 比特、1 比特校驗(yàn)位的串口通信，并要求和 PC 機(jī)通過串口調(diào)試助手完成雙向通信。 （ 2） 完成輸入數(shù)據(jù)的奇偶校驗(yàn)，以及在輸出數(shù)據(jù)中插入奇偶校驗(yàn)比特。本設(shè)計(jì)將 按上面的算法進(jìn)行 Verilog HDL 語言編程與仿真。每個(gè)數(shù)據(jù)有 16 個(gè)時(shí)鐘采樣，LSB 字符 2 P SP st 起始位（ start） 奇偶位（ parity） 停止位（ stop） st 字符間隔 MSB 基于 FPGA的串口通訊電路設(shè)計(jì) 15 取 中間采樣值，以保證采樣不會(huì)滑碼或誤碼。 發(fā)送數(shù)據(jù)過程：空閑狀態(tài)，線路處于高電位；拉低線路一個(gè)數(shù)據(jù)位的時(shí)間 T，接著數(shù)據(jù)按低位到高位依次發(fā)送，數(shù)據(jù)發(fā)送完畢后，接著發(fā)送奇偶校驗(yàn)位和停止位（停止位為高電位），一幀資料發(fā)送結(jié)束。字符可以被設(shè)置成 5~8 比特，奇偶校驗(yàn)位可以被去除；停止位可以設(shè)置成 1 位、 2 位甚至 位。由于任意兩個(gè)字符對(duì)應(yīng)瞬間的時(shí)間間隔是可變的，因此也被稱為異步格式 [11]。這是因?yàn)槭?、發(fā)數(shù)據(jù)是時(shí)分的 ，二者不會(huì)同時(shí)傳輸 [10]。 標(biāo)準(zhǔn)的 RS232C 協(xié)議具有 25 根信號(hào)線，其中有 4 根為數(shù)據(jù)線、 11 根控制線、 3 根定時(shí)線和 7 根備用線。由于串口多采用 RS232C 傳輸協(xié)議并長(zhǎng)達(dá)數(shù)十年，因此也常被稱為 RS232接口。它是在 1970 年由美國(guó)電子工業(yè)協(xié)會(huì)（ EIA）聯(lián)合貝爾系統(tǒng)、調(diào)制解調(diào)器廠家及計(jì)算機(jī)終端生產(chǎn)廠家共同制定的用于串行通訊的標(biāo)準(zhǔn)。 Quartus II 輸入的設(shè)計(jì)過程可分為創(chuàng)建工程、輸入文件、項(xiàng)目編譯、項(xiàng)目校驗(yàn)和編程下載等幾個(gè)步驟。 圖 14 沒有用的 I/O 口分配 基于 FPGA的串口通訊電路設(shè)計(jì) 11 本章小結(jié) 首先本章主要對(duì) Verilog HDL 語言進(jìn)行簡(jiǎn)要概述，介紹了 Verilog HDL 語言的發(fā)展歷史和 Verilog HDL 硬件描述語言具備的能力。 圖 12 8 個(gè)發(fā)光二極管 I/O 口分配 本程序用到的串口通信，串口管腳分配原理圖如 13 所示， I/O 口分配如下：TX : PIN RX : PIN8。配送的 ByteBlaster II 下載線可以下載 Altera 公司的所有 FPGA/CPLD 芯片。 FPGA 開發(fā)板介紹 本設(shè) 計(jì)中開發(fā)板采用 Altera 公司 Cyclone II 系列 EP2C5T144C8 或者EP2C8T144C8 芯片而設(shè)計(jì)的。支持百萬門級(jí)的設(shè)計(jì)，支持高速 I/O設(shè)計(jì) ， 具有更強(qiáng)的設(shè)計(jì)能力和更快的編譯速度。 此外， Quartus II 通過和 DSP Builder 工具與 Matlab/Simulink 相結(jié)合，可以方便地實(shí)現(xiàn)各種 DSP 應(yīng)用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)（ SOPC）開發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開發(fā)平臺(tái)。 [7] Quartus II 可以在 XP、 Linux 以及 Unix 上使用，除了可以使用 Tcl 腳本完成設(shè)計(jì)流程外，提供了完善的用戶圖形界面設(shè)計(jì)方式。邏輯分析儀（ Logic Analyzer， LA）是 FPGA設(shè)計(jì)的主要調(diào)試工具，但需 要引出大量的測(cè)試管腳，且 LA價(jià)格昂貴。時(shí)序仿真包含的延遲信息最全，也最精確，能較好地反映芯片的實(shí)際工作情況。在仿真時(shí) ，把綜合生成的標(biāo)準(zhǔn)延時(shí)文件反標(biāo)注到綜合仿真模型中去，可估計(jì)門延時(shí)帶來的影響。 （ 4） 綜合優(yōu)化 所謂綜合就是將較高級(jí)抽象層次的描述轉(zhuǎn)化成較低層次的描述。 （ 2） 設(shè)計(jì)輸入 設(shè)計(jì)輸入有原理圖輸入和硬件描述語言輸入，原理圖輸入比較直觀但不易仿真，但效率很低，且不易維護(hù)，不利于模塊構(gòu)造和重用。 四、 FPGA 的體系結(jié)構(gòu)： FPGA 采用邏輯單元陣列 LCA(Logic Cell Array)的概念，內(nèi)部包括可配置邏輯模塊 CLB(Configurable Logic Block)，輸入 /輸出模塊 IOB(Input/Output Block),內(nèi)部連線（ Interconnect）和用于存放編程數(shù)據(jù)的靜態(tài)存儲(chǔ)器 SRAM 組成。 三、 FPGA 的特點(diǎn)： （ 1）高性能是實(shí)時(shí)性，由于 FPGA 芯片內(nèi)部是通過上百萬個(gè)邏輯單元完成硬件實(shí)現(xiàn)，具有并行處理的能力，運(yùn)算速度比平常的單片機(jī)和 DSP 快很多。 （ 4） FPGA 可以提供比 CPLD 器件足夠大的邏輯容量密度，大大減少 PCB的空間，降低系統(tǒng)的功耗。 CPLD(Complex Programmable Logic Device)復(fù)雜可編程邏輯器件和FPGA(Field Programmable Gate Array)兩者的功能基本相同，只是實(shí)現(xiàn)的原理有些不同，忽略兩者的區(qū)別時(shí)統(tǒng)稱為可編程邏輯器件或者是 CPLD/FPGA。微處理器執(zhí)行軟件指令來完成范圍廣泛的任務(wù)，如運(yùn)行字處理程序或視頻游戲。它是當(dāng)今數(shù)字系統(tǒng)設(shè)計(jì)的主要硬件平臺(tái)，其主要特點(diǎn)就是完全由用戶通過軟件進(jìn)行配置和編程，從而完成某種特定的功能，且可以反復(fù)擦寫。 ? 提供強(qiáng)有力的文件讀寫能力。 ? Verilog HDL 還具有內(nèi)置邏輯函數(shù)，例如 amp。這些值也能夠用于與期望值比較，在不匹配的情況下，打印報(bào)告消息。 ? 設(shè)計(jì)能夠在多個(gè)層次上加以描述，從開關(guān)級(jí)、門級(jí)、寄存器傳送級(jí)（ RTL）到算法級(jí)，包括進(jìn)程和隊(duì)列級(jí)。 ? Verilog HDL 不再是某些公司的專有語言而是 IEEE 標(biāo)準(zhǔn)。 ? Verilog HDL 中有兩類數(shù)據(jù)類型：線網(wǎng)數(shù)據(jù)類型 wire 和寄存器數(shù)據(jù)類型reg。 ? 開關(guān)級(jí)基本結(jié)構(gòu)模型，例如 pmos 和 nmos 等也被內(nèi)置在語言中 [2]。完整的標(biāo)準(zhǔn)在 Verilog 硬件描述語言參考手冊(cè)中有詳細(xì)描述 [1]。在一次努力增加語言普及性的活動(dòng)中， Verilog HDL 語言于 1990年被推向公眾領(lǐng)域。當(dāng)然，完整的硬件描述語言足以對(duì)從最復(fù)雜的芯片到完整的電子系統(tǒng)進(jìn)行描述。因此，用這種語言編寫的模型能夠使用 Verilog 仿真器進(jìn)行驗(yàn)證 。 Verilog HDL 語言具有下述描述能力：設(shè)計(jì)的行為特性、設(shè)計(jì)的數(shù)據(jù)流特性、設(shè)計(jì)的結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計(jì)驗(yàn)證方面的時(shí)延和波形產(chǎn)生機(jī)制。 Verilog HDL。s data displayed in the PC39。 本 科 學(xué) 生 畢 業(yè) 論 文 2022 年 5 月 28 日論文題目： 基于 FPGA 的串口通信電路設(shè)計(jì) 學(xué) 院： 電子工程學(xué)院 年 級(jí)： 專 業(yè)： 集成電路設(shè)計(jì)與集成系統(tǒng) 姓 名： 學(xué) 號(hào)： 指導(dǎo)教師： 摘要 串行通信接口是一種應(yīng)用廣泛的通信接口。 關(guān)鍵詞 串行通信； RS232； UART； Verilog HDL； FPGA I Abstract Serial munication interface is a widely used munication interface. At present, most of processor integrated RS232(EIA RS232C) interface to support UART (Universal Asynchronous Receiver/Transmitter) munication, This thesis design a data acquisition and treatment program. Besides that, the thesis introduced Baud Rate Generator module、 Receiver module、 Send module based on language Verilog HDL and give the results by simulate in Quartus II software. This design also uses EP2C5T144 FPGA chip to achieve the twoway munication by simulate with Quartus II and PC through the serial port debugging software. Not only requires the development board39。 UART。數(shù)字系 統(tǒng)能夠按層次描述，并可在相同描述中顯式地進(jìn)行時(shí)序建模。 Verilog HDL 語言不僅定義了語法，而且對(duì)每個(gè)語法結(jié)構(gòu)都定義了清晰的模擬、仿真語義。但是， Verilog HDL 語言的核心子集非常易于學(xué)習(xí)和使用，這對(duì)大多數(shù)建模應(yīng)用來說已經(jīng)足夠。由于他們的模擬、仿真器產(chǎn)品的廣泛使用， Verilog HDL 作為一種便于使 用且實(shí)用的語言逐漸為眾多設(shè)計(jì)者所接受。這一努力最后獲得成功， Verilog 語言于 1995 年成為 IEEE 標(biāo)準(zhǔn)，稱為 IEEE Std 1364－ 1995。用戶定義的原語既可以是組合邏基于 FPGA的串口通訊電路設(shè)計(jì) 1 輯原語，也可以是時(shí)序邏輯原語。這些方式包括：行為描述方式 —— 使用過程化結(jié)構(gòu)建模；數(shù)據(jù)流方式 —— 使用連續(xù)賦值語句方式建模；結(jié)構(gòu)化方式 —— 使用門和模塊實(shí)例語句描述建模。 ? 設(shè)計(jì)的規(guī)模可以是任意的；語言不對(duì)設(shè)計(jì)的規(guī)模（大?。┦┘尤魏蜗拗?。 PLI 是允許外部函數(shù)訪問 Verilog 模塊內(nèi)信息、允許設(shè)計(jì)者與模擬器交互的例程集合。 ? Verilog HDL 能夠監(jiān)控模擬驗(yàn)證的執(zhí)行，即模擬驗(yàn)證執(zhí)行過程中設(shè)計(jì)的值能夠被監(jiān)控和顯示。 基于 FPGA的串口通訊電路設(shè)計(jì) 2 ? Verilog HDL 的混合方式建模能力，即在一個(gè)設(shè)計(jì)中每個(gè)模塊均可以在不同設(shè)計(jì)層次上建模。 ? 可以顯式地對(duì)并發(fā)和定時(shí)進(jìn)行建模。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。存儲(chǔ)器用來存儲(chǔ)隨機(jī)信息，如數(shù)據(jù)表或數(shù)據(jù)庫(kù)的內(nèi)容。 基于 FPGA的串口通訊電路設(shè)計(jì) 3 二、可編程邏輯器件 CPLD/FPGA 的比較： 可編程邏輯包括 PAL、 GAL、 PLD 等，經(jīng)過不斷的發(fā)展，演變成現(xiàn)在的CPLD/FPGA。 （ 3） CPLD 內(nèi) 部連線采用連續(xù)性內(nèi)部連線，這樣的鏈接延時(shí)比較固定，但受連接路徑的影響， FPGA 則采用片段鏈接，可以充分利用連線資源。 （