【正文】 本 科 學(xué) 生 畢 業(yè) 論 文 2022 年 5 月 28 日論文題目： 基于 FPGA 的串口通信電路設(shè)計(jì) 學(xué) 院： 電子工程學(xué)院 年 級(jí)： 專 業(yè)： 集成電路設(shè)計(jì)與集成系統(tǒng) 姓 名： 學(xué) 號(hào)： 指導(dǎo)教師： 摘要 串行通信接口是一種應(yīng)用廣泛的通信接口。 目前，大部分處理器都集成了支持 RS232 接口（又稱 EIA RS232C） 的通用異步收發(fā)器（ Universal Asynchronous Receiver/Transmitter， UART）， 本文設(shè)計(jì)了一個(gè) 串口數(shù)據(jù)采集和處理程序，詳細(xì)介紹了用 Verilog HDL 硬件描述語言來開發(fā)波特率發(fā)生器、接收模塊和發(fā)送模塊這三個(gè)模塊，以及系統(tǒng)各個(gè)模塊的具體設(shè)計(jì)方法和原理，用 Quartus II 軟件進(jìn)行仿真并給出結(jié)果，分別驗(yàn)證各個(gè)模塊的正確性。本設(shè)計(jì)還使用 基于 ALTERA公司的 Cyclone II EP2C5T144 芯片的 FPGA 開發(fā)板 ，在 FPGA 開發(fā)板上 實(shí)現(xiàn)和PC 通過串口調(diào)試軟件完成雙向通信，不僅要求將開發(fā)板的數(shù)據(jù)顯示在 PC 的串口調(diào)試助手軟件上，還要求用 PC 發(fā)送數(shù)據(jù)的 ASCII 碼來驅(qū)動(dòng)電路的 8 個(gè) LED燈，驗(yàn)證用 FPGA 實(shí)現(xiàn)串行通信的可行性。 關(guān)鍵詞 串行通信； RS232； UART； Verilog HDL； FPGA I Abstract Serial munication interface is a widely used munication interface. At present, most of processor integrated RS232(EIA RS232C) interface to support UART (Universal Asynchronous Receiver/Transmitter) munication, This thesis design a data acquisition and treatment program. Besides that, the thesis introduced Baud Rate Generator module、 Receiver module、 Send module based on language Verilog HDL and give the results by simulate in Quartus II software. This design also uses EP2C5T144 FPGA chip to achieve the twoway munication by simulate with Quartus II and PC through the serial port debugging software. Not only requires the development board39。s data displayed in the PC39。s serial port debugging software, also ask ASCII data sent by PC Code to drive eight LED lights, meanwhile verified the serial munication with FPGA. Key words Serial munication。 RS232。 UART。 Verilog HDL。 FPGA 目錄 摘要 .................................................................................................................................................... Abstract ............................................................................................................................................. I 第 1 章 語言和工具 ....................................................................................................................... 0 Verilog HDL 語言概述 ...................................................................................................... 0 FPGA 概述 ........................................................................................................................ 2 Quartus II 軟件介紹 .......................................................................................................... 7 FPGA 開發(fā)板介紹 ............................................................................................................ 8 本章小結(jié) .......................................................................................................................... 11 第 2 章 串口通信協(xié)議簡(jiǎn)介 ......................................................................................................... 12 串口通信接口 .................................................................................................................. 12 RS232 通信協(xié)議 .............................................................................................................. 12 串口通信時(shí)序分析 .......................................................................................................... 14 本章小結(jié) .......................................................................................................................... 15 第 3 章 串口通 信的 Verilog HDL 實(shí)現(xiàn) ...................................................................................... 16 設(shè)計(jì)功能說明 .................................................................................................................. 16 波特率發(fā)生器模塊的 Verilog HDL 實(shí)現(xiàn) ....................................................................... 16 發(fā)送模塊的 Verilog HDL 實(shí)現(xiàn) ....................................................................................... 18 接收模塊的 Verilog HDL 實(shí)現(xiàn) ....................................................................................... 24 本章小結(jié) .......................................................................................................................... 30 第 4 章 串口 通信的硬件調(diào)試 ..................................................................................................... 31 板級(jí)調(diào)試說明 .................................................................................................................. 31 下載配置 FPGA .............................................................................................................. 32 配置串口調(diào)試軟件 .......................................................................................................... 34 調(diào)試結(jié)果 .......................................................................................................................... 34 本章小結(jié) .......................................................................................................................... 37 結(jié)論 ................................................................................................................................................ 38 參考文獻(xiàn) ......................................................................................................................................... 39 附錄 1 波特率發(fā)生器 Verilog HDL 實(shí)現(xiàn) ..................................................................................... 40 附錄 2 發(fā)送模塊 Verilog HDL 實(shí)現(xiàn) ............................................................................................ 41 附錄 3 接收模塊 Verilog HDL 實(shí)現(xiàn) ............................................................................................ 46 致謝 ................................................................................................................................................ 51 基于 FPGA的串口通訊電路設(shè)計(jì) 0 第 1 章 語言和工具 Verilog HDL 語言概述 Verilog HDL 是一種硬件描述語言，用于從算法級(jí)、門級(jí)到開關(guān)級(jí)的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對(duì)象的復(fù)雜性可以介于簡(jiǎn)單的門和完整的電子數(shù)字系統(tǒng)之間。數(shù)字系 統(tǒng)能夠按層次描述，并可在相同描述中顯式地進(jìn)行時(shí)序建模。 Verilog HDL 語言具有下述描述能力：設(shè)計(jì)的行為特性、設(shè)計(jì)的數(shù)據(jù)流特性、設(shè)計(jì)的結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計(jì)驗(yàn)證方面的時(shí)延和波形產(chǎn)生機(jī)制。所有這些都使用同一種建模語言。此外， Verilog HDL 語言提供了