【正文】 版社， 2020： 30— 45. [9] 楊暉，張風(fēng)言．大規(guī)模可編程邏輯器件與數(shù)字系統(tǒng)設(shè)計(jì) [M]．北京：北京航空航天大學(xué)出版社， 1998： 173— 188． [10] 蔡軍，曹慧英．智能交通燈控制系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn) [J]．重慶 :郵電學(xué)院學(xué)報(bào)， 2020，16(3)： 129— 132． [11] 田瑞利，陳海濱．基于 VHDL有限狀態(tài)機(jī)的交通信號(hào)燈控制系統(tǒng)設(shè)計(jì) [J]．廣州航海高等?？茖W(xué)校學(xué)報(bào)， 2020， 15(3)31— 33． [12] 劉欲曉，方強(qiáng)，黃宛寧等 ． EDA技術(shù)與 VHDL電路開(kāi)發(fā)應(yīng)用實(shí)踐 [M]．北京：電 子電子工業(yè)出版社 ,2020： 127— 131． [13] 曹昕燕，周鳳臣，聶春燕 .EDA技術(shù)實(shí)驗(yàn)與課程設(shè)計(jì) [M]．北京：清華大學(xué)出版社， 2020:108— 115． 譚會(huì)生等 .EDA技術(shù)基礎(chǔ) [M].長(zhǎng)沙：湖南大學(xué)出版社， 2020： 113— 116. [14] Altera Corporation. 2020. Altera Digital Library. Altera． Mark Zwolinski. Digital System Design with VHDL [M]. 北京： 電子工業(yè)出版社， 2020:11— 18． 18 附錄： ibrary ieee。 enable: in std_logic。 architecture a of count5 is signal fp:std_logic_vector(24 downto 0)。event and clk=39。 else fp=fp+1。 process(f) begin if(f39。139。 end if。039。 end a。 end process。139。 else data=101。139。 end if。) then if fp=1011111010111100001000000 then fp=0000000000000000000000000。 signal data: std_logic_vector(2 downto 0):=101。 q :out std_logic_vector(2 downto 0))。 use 。且由于實(shí)驗(yàn)板上的 LED 數(shù)碼管和邏輯狀 態(tài)指示管數(shù)目有限，在設(shè)計(jì)十字路口交通燈控制器時(shí)，沒(méi)有考慮左拐彎功能。目標(biāo)器件為 FPGA芯片，運(yùn)用層次化設(shè)計(jì)方法，完成各個(gè)模塊的連接，實(shí)現(xiàn)了十字路口車輛的自動(dòng)控制。諸如此類的問(wèn)題很多，通過(guò)自己查找資料和反復(fù)摸索，最終解決了問(wèn)題。我依據(jù)交通燈控制器的要求劃分模塊，之后開(kāi)始的是單元模塊的設(shè)計(jì)。 總 結(jié) 之前對(duì) FPGA和 VHDL的了解僅局限于課本上的些許知識(shí)，而沒(méi)有深入體會(huì)，缺乏實(shí)踐經(jīng)驗(yàn)。此時(shí)主、支兩干道的數(shù)碼管倒計(jì)時(shí)顯示均為 5S。圖中三個(gè)定時(shí)器分別確定甲道和乙道通行時(shí)間 t t1 以及共同的停車（黃燈燃亮）時(shí)間 計(jì)數(shù)器來(lái)實(shí)現(xiàn)， C C2和 C3 分別是這些定時(shí)計(jì)數(shù)器的工作使能信號(hào)，即當(dāng) C C2和 C3 為 1 時(shí)，相應(yīng)的定時(shí)器計(jì)數(shù)的指示信號(hào) ，計(jì)數(shù)器在計(jì)數(shù)過(guò)程中，相應(yīng)的指示信號(hào)為 0，計(jì)數(shù)結(jié)束時(shí)為 1. 十字路口交通管理器是一個(gè)控制類型的數(shù)字系統(tǒng)，其數(shù)據(jù)處理單元比較簡(jiǎn)單。該管理器控制甲、乙兩道的紅 、黃、綠三色燈，指揮車輛和行人安全通行。目前 Altera 已經(jīng)停止了對(duì) Maxplus II 的更新支持， Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。 Quartus II 支持 Altera 的 IP核，包含了 LPM/MegaFunction 宏功能模塊庫(kù)，使用戶可以充分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。有些器件還提供一個(gè)能被編程的保密單元 ,可用來(lái)防止檢驗(yàn)和讀出芯片中的程序 ,這對(duì)于保持芯片設(shè)計(jì)的專利、防止他人抄襲具有很大好處。 (2) 高性能 現(xiàn)在市場(chǎng)上提供的 FPGA 器件的性能超過(guò)了最快的標(biāo)準(zhǔn)分立邏輯器件的性能 ,而且一片 FPGA 芯片的功耗比分立器件組合而成的電路功耗要小得多。每一個(gè) IOB 控制一個(gè)引腳 ,可被配置為輸入、輸出激活雙向 I/O功能。 CLB 是 FPGA 的主要組成部分 ,是實(shí)現(xiàn)邏輯功能的基本單元。從邏輯功能塊的結(jié)構(gòu)上分類 ,可分為查找表結(jié)構(gòu)、多路開(kāi)關(guān)結(jié)構(gòu)和多級(jí)與非門結(jié)構(gòu)。 FPGA 的發(fā)展非常迅速 ,形成了各種不同的結(jié)構(gòu)。 HDL 程序資料量小 ,便于保存 。這種設(shè)計(jì)方法的主要特點(diǎn)為 ： (1)電路設(shè)計(jì)更趨合理 硬件設(shè)計(jì)人員在設(shè)計(jì)硬件電路時(shí)使用 PLD 器件 ,就可以自行設(shè)計(jì)所需的專用功能模塊 ,而無(wú)需受通用元器件的限制 ,從而使電路設(shè)計(jì)更趨合理 ,其體積和功耗也大為減小。這種自下而上設(shè)計(jì)法的仿真和調(diào)試工作要在系統(tǒng)的硬件開(kāi)發(fā)完成以后才能進(jìn)行 ,因此存在的問(wèn)題只有在后期才能發(fā)現(xiàn) ,一旦考慮不周 ,就要重新設(shè)計(jì) ,使得設(shè)計(jì)費(fèi)用和設(shè)計(jì)周期大大增加。其主要思路是 :根據(jù)系統(tǒng)對(duì)硬件的要求編制技術(shù)規(guī)格書 ,畫出系統(tǒng)流程圖 。在設(shè)計(jì)過(guò)程中 , 設(shè)計(jì)人員可以建立各種可再次利用的模塊 , 一個(gè)大規(guī)模的硬件電路的設(shè)計(jì)不可能從門級(jí)電路開(kāi)始一步步地進(jìn)行設(shè)計(jì) , 而是一些模塊的累加。 (4) VHDL 語(yǔ)言的設(shè)計(jì)描述與器件無(wú)關(guān) 采用 VHDL 語(yǔ)言描述硬件電路時(shí) , 設(shè)計(jì)人員并不需要首先考慮選擇進(jìn)行設(shè)計(jì)的器件。同時(shí)， VHDL 語(yǔ)言也支持慣性延遲和傳輸延遲，這樣可以準(zhǔn)確地建立硬件電路的模型。此外 ,VHDL 語(yǔ)言能夠同時(shí)支持同步電路、異步電路和隨機(jī)電路的設(shè)計(jì)實(shí)現(xiàn) , 這是其他硬件描述語(yǔ)言所不能比擬的。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn)。 VHDL 主要用于描述 數(shù)字系統(tǒng) 的結(jié)構(gòu)，行為，功能和接口。 2．沒(méi)有考慮緊急車通過(guò)時(shí)，兩車道應(yīng)采取的措施，臂如，消防車執(zhí)行緊急任務(wù)通過(guò)時(shí)，兩車道的車都應(yīng)停止，讓緊急車通過(guò)。有應(yīng)用單片機(jī)實(shí)現(xiàn)對(duì)交通信號(hào)燈設(shè)計(jì)的方法。而隨著各種控制器件的推出，交通燈 控制電路得以更易實(shí)現(xiàn)并趨向智能化。智能的交通信號(hào)燈指揮著人和各種車輛的安全運(yùn)行 ,實(shí)現(xiàn)紅、黃、綠燈的自動(dòng)指揮是城鄉(xiāng)交通管理現(xiàn)代化的重要課題 .在城鄉(xiāng)街道的十字交叉路口 ,為了保證交通秩序和行人安全 ,一般在每條道路上各有一組紅、黃、 綠交通信號(hào)燈 .交通燈控制電路自動(dòng)控制十字路口兩組紅、黃、綠