【正文】 1 1 1 1 1 1 1 1 1 2 0 0 1 1 1 1 1 1 1 1 3 0 0 0 1 1 1 1 1 1 1 4 0 0 0 0 1 1 1 1 1 1 5 0 0 0 0 0 1 1 1 1 1 6 0 0 0 0 0 0 1 1 1 1 7 0 0 0 0 0 0 0 1 1 1 8 0 0 0 0 0 0 0 0 1 1 9 0 0 0 0 0 0 0 0 0 1 清華 大學(xué) 2020 屆畢業(yè)設(shè)計說明書 第 22頁 共 36頁 (3) 差分延遲內(nèi)插 由延遲時間內(nèi)插的原理 可 以看出，事件延遲時間內(nèi)插的測 時 分 辨率等 于 Δτ ，時鐘延遲時間內(nèi)插的測時分 辨 率取決于時鐘信號的 數(shù) 字相移。 假定延遲為 Δτ ， 時鐘信號周期 為 Tclk，兩 個時鐘信 號的相移為 2π Δ τ/ Tclk。假定時鐘周期 TCLK = N Δτ ， Δτ 為事件信號與時鐘信號之間的時間間隔， 0 ≤τ≤Tclk ， 鎖存結(jié)果 Qi(0 ≤i≤N) 反映了 τ 的量化值，量化單位 (即分辨率 )為 Δτ 。這個高電平經(jīng)過延遲 Δτ 后，出現(xiàn)在第 1 個延遲單元的輸出端，每經(jīng)過 Δτ ， 下一個延遲單元的輸出端將會出現(xiàn)上升沿信號，每個延遲單元的輸出端與相應(yīng)觸發(fā)器的 D 端相連。 延遲時間內(nèi)插測量分析 延遲時間內(nèi)插法采用延遲單元對時鐘信號或事件 (start/stop)信號進(jìn)行延遲，從而產(chǎn) 生高分辨率的時間刻度 ， 對小于時基周期的微小時間間隔 進(jìn)一步量化 。 從器件的時序分析中可以看到，數(shù)據(jù)端 DATAA、 DATAB、 DATA、 DATAD經(jīng)查找表由 COMBOUT輸出所需時間分別為 651ps, 624ps,319ps,206ps(不同的芯片 LCELL的值也不同 )，為了使延遲單元的延 遲時間盡量小，在這里選擇數(shù)據(jù)端 DATAD為 LCELL的輸入端，COMBOUT為其輸出端，此時其延遲時間為 206ps。 圖 Altera內(nèi)部延遲單元配置 在 設(shè)計中要想獲得高的分辨率和好的線性結(jié)果，那么延遲單元的延遲時間盡量小并 且線性度好。 延遲單元分析 FPGA 內(nèi)部有豐富的資源 ，特別是成千上萬的可編程邏輯單元以及豐富的布線 資源，可以利用其可編程邏輯單元和布線資源構(gòu)成相同的延遲單元。 1個時鐘差，這種測量方法稱為細(xì)測量 [21]。 ⑧ 調(diào) 試與加載配置 設(shè)計開發(fā)的最后步驟就是在線調(diào)試或者將生成的配置文件寫入芯片中進(jìn)行測試 。布局布線之后生成的仿真時延文件 包含的時延信息最全，不僅包含門時延 ， 還包含實際布線時延 ， 所以布線后仿真最準(zhǔn)確 ， 能較好的反應(yīng)芯片的實際工作情況。 此時應(yīng)該使用 FPGA廠商提 供的軟件工 具 ，根據(jù)所選芯片的型號 ， 將綜合輸出的網(wǎng)表適配到具體 FPGA器件上 ， 這個過程就叫做實現(xiàn)。 ③ 綜合優(yōu)化 綜合優(yōu)化 (Synthesize)是指 將 HDL語言 、 原理圖等設(shè)計輸入翻譯成由與 、 或 、 非門， 清華 大學(xué) 2020 屆畢業(yè)設(shè)計說明書 第 17頁 共 36頁 RAM，觸發(fā)器等基本邏輯單元組成的邏輯連接 (網(wǎng)表 )，并根據(jù)目標(biāo)與要求 (約束條件 )優(yōu) 化所生成的邏輯連接。 其中使用最為廣泛的 HDL語言是 VHDL和 Verilog HDL。 在本系統(tǒng)的 FPGA設(shè)計中采用的是 VerilogHDL硬件 描述語言。 1993年， IEEE對 VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展 VHDL的內(nèi)容，公布了新版本的 VHDL，即 IEEE標(biāo)準(zhǔn)的 10761993版本， (簡稱 93版 )。 VHDL的 全名 是 VeryHighSpeed Integrated Circuit Hardware Description Language，誕生于 1982年。1990年， Candence公司公開發(fā)表了 Verilog HDL語言，并且成立 LVI組織以促使 Verilog 清華 大學(xué) 2020 屆畢業(yè)設(shè)計說明書 第 16頁 共 36頁 HDL 語言成為 IEEE 標(biāo)準(zhǔn) [17]，即 IEEE Standard 13641995。目前在我國廣泛應(yīng)用 的硬件描述語言主要有： ABEL語言 、 AHDL語言、 VerilogHDL語言 和 VHDL語言，其中 VerilogHDL語言 和 VHDL語言最為流行。 另外 ， Quartus II通過 和 DSP Builder工具與 Matlab/Simulink相結(jié)合 ， 可以方便地實 現(xiàn)各種 DSP應(yīng)用系統(tǒng)。IV GT和 Arria174。 圖 簡 化 的 FPGA 結(jié) 構(gòu)原理圖 清華 大學(xué) 2020 屆畢業(yè)設(shè)計說明書 第 15頁 共 36頁 本論文選取的是 Altera 公司的 FPGA 芯片 ， 因此下面主要以 Altera 公司 的 FPGA 芯片為例介紹 FPGA 的基本結(jié)構(gòu)和工作原理 。 目前常用的可編程邏輯器件主要有簡單的 邏輯陣列 (PAL/GAL)、復(fù)雜可編程邏輯器 件 (CPLD)和現(xiàn)場可編程邏輯陣列 (FPGA)等三 大類[13]。 廣義上講 ， 可編程邏輯器件是指一切通過軟件手段更改 、 配置器件內(nèi)部連接結(jié)構(gòu)和邏輯單元 ， 完成既定設(shè)計功能的數(shù)字集成電路?；?TDC的高精度時間間隔測量方法，就是利用信號在介 質(zhì)中傳輸穩(wěn)定這一特點(diǎn)進(jìn)行設(shè)計的。 可編程邏輯器件隨著微電子制造工藝的發(fā)展取得了很大的進(jìn)步 。 可編程邏輯器件簡述 隨著微電子設(shè)計技術(shù)與工藝的迅猛發(fā)展 ， 創(chuàng)造了數(shù)字化時代 ， 數(shù)字集成電路不斷的 自我更新，它由電子管、晶體管、中小 規(guī) 模集成電路、超大規(guī)模集成電路 (VLSIC)逐步發(fā)展到今天的有特定功能的專用集成電路 (ASIC)。采用差分延遲得到的輸出結(jié)果， 與基本延遲線結(jié)構(gòu)的結(jié)果相同， 是一個類似于溫度計結(jié)構(gòu)的輸出，即一連串 1后加一連串 0，在 1和 0跳變時說明出現(xiàn)重合點(diǎn)。 根據(jù)發(fā)生重合時所經(jīng)過的延遲級數(shù)可以計算出被測量的時間間隔。從某種意義上講，延遲內(nèi)插技術(shù)是通過空 間來換取時間的一種技術(shù)手段。 清華 大學(xué) 2020 屆畢業(yè)設(shè)計說明書 第 12頁 共 36頁 圖 延遲內(nèi)插技術(shù)示意圖 延遲單元的延遲特性決定了內(nèi)插測量的分辨率 。如果這些延遲單元的延遲相等，并且延遲總和等于時鐘周期 T，那么測量分辨率就等于延遲單元的延遲 τ ，每個延遲單元輸出信號與輸入信號同頻，在相位上延遲了 2πτ/T ，觸發(fā)器為記錄裝置， Qi(0≤i≤N ) 為鎖存輸出，觸發(fā)器輸出為溫度計 (thermometer)碼。 延遲內(nèi)插法 延遲時間內(nèi)插技術(shù)，也稱時鐘移相法。 因此 ， 游標(biāo)法通常結(jié)合插值法來測量 ， 與模擬內(nèi)插法和時間幅度轉(zhuǎn)換法類似 ， 先利用直接計數(shù)器進(jìn)行粗測 ， 然后再采用游標(biāo)法進(jìn)行高分辨 率測量。然后對這兩個振蕩器分別計數(shù)，直到這兩個振蕩器輸出 的頻率信號相位重合。整個充放電過程就是把微小時間間隔成倍數(shù)增大的過程，這種測量方法使用了 RC 等模擬電路 ， 被稱為模擬內(nèi)插測時法 。綜合諸多電子元器件 的特性，可以發(fā)現(xiàn)電容與時間的關(guān)系較為密切。圖 下半部分是 T0和 T1 的放大示意圖， 箭頭代表進(jìn)一步量化的刻度。在 ASIC 設(shè)計中，用基本的 CMOS 門作為時間內(nèi)插單元，是一種最簡單直接的方法。時間內(nèi)插是在低分辨時基的基礎(chǔ)上，獲取高精度的一種測時技術(shù)。 計數(shù)器的位寬限制了計數(shù)器的最大計數(shù)頻率 ， 隨著位數(shù)的增多 ， 計數(shù)器的最大計數(shù)頻率呈現(xiàn)降低的趨勢 。 為了提高脈沖計數(shù)法的測時分辨率 ， 需要提高時基信號 的頻率 。 直接計數(shù)法 直接計數(shù)法是時間間隔測量技術(shù)中最基本的方法 。 精度 精度又稱為確定度，即實際測量結(jié)果的偏差，精度以下幾部分組成： (1) 量化誤差：量化誤差是系統(tǒng)在時間數(shù)字化過程中產(chǎn)生的誤差。 清華 大學(xué) 2020 屆畢業(yè)設(shè)計說明書 第 8頁 共 36頁 在統(tǒng)計學(xué)上用方差表示頻率穩(wěn)定度 。本論文提出的設(shè)計中目標(biāo)精度是百皮秒，采用的參考頻標(biāo)是原子鐘輸出的 10M 信號 (精 度 1011)。測量一個頻率源的準(zhǔn)確度時，會受到以下因素影響： (1)參考標(biāo)準(zhǔn)的準(zhǔn)確度和穩(wěn)定度。 時間間隔測量的一般技術(shù)指標(biāo) 準(zhǔn)確度 頻率源的頻率準(zhǔn)確度，定義為它的時間頻率值與其頻率標(biāo)稱 值或定義值的相對偏差 。 清華 大學(xué) 2020 屆畢業(yè)設(shè)計說明書 第 7頁 共 36頁 2 時間間隔測量的基本原理及方法 測量是利用數(shù)學(xué)方法和物理手段獲得被測量物以標(biāo)準(zhǔn)單位表示的數(shù)值的過程 ， 是人類 對自然界中客觀事物取得定量認(rèn)識的過程 。測試結(jié)果表明：設(shè)計的時間間隔測量模塊的分辨率約為 43ps，精度達(dá)到 200ps。 （ 2）改進(jìn)的測量方法 等效脈沖計數(shù)法 ,是基于數(shù)字移相技術(shù)的脈沖計數(shù)法的一種改進(jìn)方法。游標(biāo)法測量的高分辨率是由兩個可啟動振蕩器的高穩(wěn)定度與高可靠性保證的。 優(yōu)點(diǎn)：實現(xiàn)很高的測量分辨率，轉(zhuǎn)換時間短，等于 A/D 轉(zhuǎn)換的時間。 在時間內(nèi)插技術(shù)中 ， 為了獲取小于時基周期的測 時分辨率 ， 可先將時間間隔轉(zhuǎn)換為其它模擬量 ， 再轉(zhuǎn)換為數(shù)字量 ， 這種方法又稱時間幅度轉(zhuǎn)換技術(shù)。 缺點(diǎn)：精度只能達(dá)到 ns級 。直接計數(shù)法是基于脈沖的一種計數(shù)測量方法，又稱為脈沖計數(shù)法。 在我國，基于 FPGA 實現(xiàn)的間隔測量設(shè)計也有了優(yōu)秀的研究成果，劉莉利用 FPGA 設(shè)計的游標(biāo)時間內(nèi)插器測 時分辨率可達(dá)到 1ns[5]；周渭在頻率和時間間隔測量方面做了 非常深入的研究工作，在時間內(nèi)插方面，采用量化時延技術(shù)獲得了 400ps 的測時分辨率；辛明采用一定長度的導(dǎo)線作為延遲單元，用量化時延技術(shù)獲取了 lns 的測時分辨率；中清華 大學(xué) 2020 屆畢業(yè)設(shè)計說明書 第 5頁 共 36頁 國科技大學(xué)的宋健、安琪等采用 FPGA 設(shè)計的時間內(nèi)插器測量分辨率可達(dá)到 100ps。該系統(tǒng)采用抽頭延遲線法 (Tapped Delay Line Method)，取得 100ps 的 LSB。該 FPGA 是基于 微米的 CMOS 工藝，采用逆 熔絲結(jié)構(gòu)。 近幾年來，可編程 ASIC 技術(shù)、 CPLD 和 FPGA 迅速發(fā)展，其中 FPGA 的發(fā)展尤為顯著，Xilinx 公司的 Virtex 芯片 ,VirtexE芯片和 VirtexII 芯片， Altera 公司的 FPGA 系列芯片都已經(jīng)達(dá)到了 ASIC 的工藝水平。 國內(nèi)外發(fā)展現(xiàn)狀 隨著科學(xué)技術(shù)的發(fā)展 ， 精密時間測量數(shù)字化技術(shù)在自動檢測設(shè)備 、 激光探測 、 醫(yī)療圖形掃描 、 相位測量 、 頻率測量等研究領(lǐng)域得到廣泛應(yīng)用 。 圖 GPS可馴鐘系統(tǒng) GPS 可馴鐘系統(tǒng)期望實現(xiàn)兩個目標(biāo)：在 GPS 信號正常情況下，利用 GPS 信號提高本地晶振準(zhǔn)確度和長期穩(wěn)定度；同時在失去 GPS 信號情況下還能提高本地晶振保持能力。 GPS技術(shù)是目前使用廣泛的技術(shù)之一。這種組合 形式的代表為： GPS 可馴石英晶振、 GPS 可馴銣鐘。組合型頻率標(biāo)準(zhǔn)將不同性能優(yōu)勢的頻率標(biāo)準(zhǔn)，采用電子電路組合成比單個頻率標(biāo)準(zhǔn)性能指標(biāo)更 為優(yōu)良的頻率標(biāo)準(zhǔn)，即可馴鐘技術(shù)。因此，時統(tǒng)對提高時統(tǒng)設(shè)備的定 時、校頻性能的研究具有重要意義，而可馴鐘技術(shù)是時統(tǒng)設(shè)備實現(xiàn)定時校頻功能的主要方法之一 [2]?，F(xiàn)在高精度時間間隔測量已成為軍事通信、衛(wèi)星定位等航空航天和國防軍事中不可或缺的關(guān)鍵技術(shù)。人類對時間間隔的測量經(jīng)歷了圭表、機(jī)械鐘、石英鐘、原子鐘等不同階段。設(shè)計主要包括四個部分：系統(tǒng)時鐘模塊、粗測量單元、細(xì)測量單元、數(shù)據(jù)處理與數(shù)據(jù)傳輸模塊，并在 QuartusII 開發(fā)環(huán)境下通過 VerilogHDL 語言對模塊進(jìn)行軟件實現(xiàn)。清華 大學(xué) 2020 屆畢業(yè)設(shè)計說明書 畢業(yè)設(shè)計說明書 基于 FPGA 的時間間隔測量儀的設(shè)計 學(xué)生姓名 ： 學(xué)號： 學(xué) 院 ： 專 業(yè) ： 指導(dǎo)教師 ： 2020 年 6 月清華 大學(xué) 2020 屆畢業(yè)設(shè)計說明書 摘 要 隨著科技的飛速發(fā)展，人們對高精度的時間頻率的需求越來越高，傳統(tǒng)可馴鐘系統(tǒng) (自動校頻系統(tǒng) )是模擬或半數(shù)字體制，其時差 測量單元采用高精度時間間隔計數(shù)器，存 在成本高、調(diào)試?yán)щy和不易建立模型等缺點(diǎn)。在此基礎(chǔ)之上，在 Altera 公司 CycloneII 系列的 EP2C8Q208C8N 芯片中實現(xiàn)分辨率為 43ps的差分延遲鏈，采用粗細(xì)結(jié)合測量的方案，設(shè)計了一個集成在 FPGA 內(nèi)的高精度時間間隔 測量模塊。 時間間隔測量以穩(wěn)定的周期性運(yùn)動為基礎(chǔ)，以選定的標(biāo)準(zhǔn)周期倍數(shù)或分?jǐn)?shù)為時間單位進(jìn)行測量。在激光測距中，主要是要測量 電磁波的發(fā)射波與反射波之間時間間隔，來確定被測距離，測距精度直接由時間間隔測量精度決定。 時統(tǒng)設(shè)備是時間統(tǒng)一系統(tǒng)的重要組成部分，它向用戶提供標(biāo)準(zhǔn)時間頻率信號，所以 時統(tǒng)設(shè)備的性能已關(guān)系到整個時間統(tǒng)一系統(tǒng)各點(diǎn)的時間頻率同步精度和穩(wěn)定