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基于fpga的時間間隔測量儀的設計(編輯修改稿)

2024-10-02 15:34 本頁面
 

【文章內容簡介】 能夠作為這種參考的頻率源有:銫束頻標、氫激射器頻標、無線電標準時間和頻率廣播信號,以及任何一個準確度已知的頻率源。測量一個頻率源的準確度時,會受到以下因素影響: (1)參考標準的準確度和穩(wěn)定度。 (2)被測標準的穩(wěn)定度。 (3)測量方法和測量設備。鑒于以上因素的影響 , 在實際測量時 , 一般要求參考標準的準確度要比被測標準頻率高一個數(shù)量級,設備測量誤差要比 被測標準準確度小一個數(shù)量級或少 1/3。本論文提出的設計中目標精度是百皮秒,采用的參考頻標是原子鐘輸出的 10M 信號 (精 度 1011)。 頻率穩(wěn)定度 頻率穩(wěn)定度是衡量頻率源的一項最重要的指標 , 是頻率源所給頻率值不穩(wěn)定成份的 定量描述 。 穩(wěn)定度表示信號在給定時間段內頻率偏差或時間偏差的統(tǒng)計特性估計 , 即頻 率偏差或相位偏差相對于平均頻率偏差或平均相位偏差的波動 。 其時域描述為 : 單位時 間間隔內頻率平均值的隨機起伏程度。 清華 大學 2020 屆畢業(yè)設計說明書 第 8頁 共 36頁 在統(tǒng)計學上用方差表示頻率穩(wěn)定度 。 由于閃爍噪聲對頻率源的影響 , 經(jīng)典方差在表征頻率穩(wěn)定 度上有嚴重的缺陷,因此頻率穩(wěn)定度的數(shù)學表征目前一致采用的是 Allan方 差 (阿侖方差 )。 分 辨率 分辨率是衡量時間間隔測量的主要性能指標之一 , 是系統(tǒng)可以分辨的最小時間間隔 的能量。通常用 LSB(Least Significant Bit)表示。 精度 精度又稱為確定度,即實際測量結果的偏差,精度以下幾部分組成: (1) 量化誤差:量化誤差是系統(tǒng)在時間數(shù)字化過程中產(chǎn)生的誤差。 (2) 非線性 :由于模 — 數(shù)轉換過程中恒流源的不穩(wěn)定性和延遲線電長度的不均勻性, 非線性必然存在。 (3) 抖動:器件內部噪聲、外部時鐘信號相 位 不穩(wěn)定、電源紋波都會引起系統(tǒng) 的抖 動。隨著時間間隔測量精度要求的不斷提高,抖動成為了主要的誤差來源 [8]。 直接計數(shù)法 直接計數(shù)法是時間間隔測量技術中最基本的方法 。 直接計數(shù)法是基于脈沖的一種計數(shù)測量方法 , 又稱為脈沖計數(shù)法 。 計數(shù)法中的脈沖是指參考時鐘信號 , 參考時鐘信號是直接計數(shù)法測時的時間基準 。 直接計數(shù)法的測量原理是基于同量綱物理量的比對 , 即用時基信號去填充被測時間間隔 , 通過對時基信號的脈沖計數(shù)來量化被測時間間隔 。 為了提高脈沖計數(shù)法的測時分辨率 , 需要提高時基信號 的頻率 。 目前 , 獲取高頻的 時基信號已經(jīng)不是難題,將鎖相環(huán) (PLL)技術結合高穩(wěn)定度晶體振蕩器就可以產(chǎn)生高穩(wěn) 定度的高頻時基信號。但時基頻率提高給脈沖計數(shù)法中計數(shù)器的設計帶來了新的挑戰(zhàn)。 考核計數(shù)器速度的參數(shù)是最 大 計數(shù)頻率,當計數(shù)器的時 鐘 信號頻率高于最大計數(shù)頻率 時 , 計數(shù)器將無法正常工作 。 計數(shù)器的位寬限制了計數(shù)器的最大計數(shù)頻率 , 隨著位數(shù)的增多 , 計數(shù)器的最大計數(shù)頻率呈現(xiàn)降低的趨勢 。 計數(shù)器的位寬決定脈沖計數(shù)法的測量范 圍 (即量程 ),計數(shù)器的寬度每增加一位,測量范圍就能夠擴大一倍。在采用脈沖計數(shù)法 測量時間間隔的過程中,測量分 辨率和量程之間存在矛盾 [9]。 清華 大學 2020 屆畢業(yè)設計說明書 第 9頁 共 36頁 時間內插法 在時間間隔的測量過程中,直接計數(shù)法的分辨率遠遠不能滿足測量要求,人們不斷探索的其它方法的過程中發(fā)現(xiàn),時間內插方法是提高時間分辨率的有效方法。時間內插是在低分辨時基的基礎上,獲取高精度的一種測時技術。早期的時間內插是采用抽頭同軸電纜來實現(xiàn)的,由于電纜體積太大,很難實現(xiàn)一致性很好的精確時間延遲,電纜延遲線逐漸被淘汰。隨著半導體工業(yè)的不斷發(fā)展和技術的進步,出現(xiàn)了越來越多的時間內插方法,主要有:模擬內插法、游標內插法,延遲內插法等 [10]。 內插基礎 在時間內插技術中,延遲線技術最為基礎。在 ASIC 設計中,用基本的 CMOS 門作為時間內插單元,是一種最簡單直接的方法?,F(xiàn)代 CMOS 工藝的門延遲在 100ps 的量級,因此時間測量的精度就可以提高到 100ps 量級。 時間內插的測量分辨率比時基周期小,如圖 所示, T0 是被測事件信號上升沿與時基信號上升沿之間的時間間隔, T1是事件信號下降沿與時基信號上升沿之間的時間間隔, T0和 T1 是時間內插的測量對象。通過時間內插,可以將 T0和 T1 這些小于時基周期的微小時間間隔進一步量化。圖 下半部分是 T0和 T1 的放大示意圖, 箭頭代表進一步量化的刻度。 圖 時 間 內插原理示意圖 在一些情況下 , 時間內插測量對象是事件信號上升沿與前面時基上升沿之間的時間 間隔 , 時基信號周期是已知的固定值 時 , 就算對兩種不同測量對象進行測量也可以達到同樣的內插效果。 模擬內插法 清華 大學 2020 屆畢業(yè)設計說明書 第 10頁 共 36頁 在電子測量中 , 對一個物理量的測量 , 可以將該物理量轉換為其它物理量 , 通過測量轉換后的物理量間接測量原物理量 。 在時間內插技術中 , 為了獲取小于時基周期的測時分辨率 , 可先將時間間隔轉換為其它模擬量 , 再轉換為數(shù)字量 , 這種方法又稱時間幅度轉換技術。綜合諸多電子元器件 的特性,可以發(fā)現(xiàn)電容與時間的關系較為密切。式 是一個 RC充放電電路中電容兩端電壓的表達式。 V (t ) = V0 (1 – et/RC) ( ) 式 V(t)是時間的函數(shù),式 立了映射關系 , 通過對電壓精確測量可以間接測量微小時間間隔 , 電壓的精確測量又可以轉換為對另一個較長的時間間隔測量 。 在具體電路實現(xiàn)中 , 采用兩個標準恒流源 , 兩 個電流源的電流值相差 很大 , 分別作為充放電電流 , 通過電容充放電過程實現(xiàn)微小時間 間隔測量。整個充放電過程就是把微小時間間隔成倍數(shù)增大的過程,這種測量方法使用了 RC 等模擬電路 , 被稱為模擬內插測時法 。 由于充放電過程中電壓隨時間的變化率不同 ,這 種測量方法又稱雙斜式時間內插,測量精度與充放電電容的穩(wěn)定性有很大關系。 游標內插法 游標內插測時的方法來源于游標卡尺工作原理,在游標內插的方法中使用兩個頻率相差很小的時鐘,一個作為主時鐘,另一個為從時鐘即游標時鐘。游標法的測量原理 (如圖 )是依靠兩個可啟 動振蕩器來實現(xiàn)的,在時間間隔的開始時刻開啟一個周期為 T1的振蕩器,在結束時刻開啟另一個周期為 T2的振蕩器,而且 T1稍大T2。然后對這兩個振蕩器分別計數(shù),直到這兩個振蕩器輸出 的頻率信號相位重合。此時周期為 T1的振蕩器計數(shù)表示的時間和周期為 T2的振蕩器計數(shù) 表示的時間之差就是被測的時間間隔信號。游標法測量的高分辨率是由兩個可啟動振蕩器的高穩(wěn)定度與高可靠性保證的,但是在對較長時間的時間間隔測量中,這種方法比較實現(xiàn)。 清華 大學 2020 屆畢業(yè)設計說明書 第 11頁 共 36頁 圖 游標 法 測量原理示意圖 理論上游標法能夠同時實現(xiàn)高分辨率和大量程測量 , 但是由于設計 上的困難 , 其分辨率往往只能在較短的時間內保持 。 因此 , 游標法通常結合插值法來測量 , 與模擬內插法和時間幅度轉換法類似 , 先利用直接計數(shù)器進行粗測 , 然后再采用游標法進行高分辨 率測量。游標法優(yōu)點在于能準確地測出少于一個延遲單元的時間,使得測量精度得以提高。 但隨著測量精度的提高 , 使用的器件數(shù)量將增多 , 測量誤差將增大 。 測量精度主要依賴于延遲鏈的穩(wěn)定度,測量范圍有限。 延遲內插法 延遲時間內插技術,也稱時鐘移相法。所謂移相是指對于兩路同頻信號 T,以其中一路為參考信號,另一路相對于該參考信號做超前或滯后的移動 形成相位差。時鐘移相有許多種方法,其中數(shù)字移相可采用延遲實現(xiàn),用延遲時間的長短來決定兩個時鐘信號間的相位差。在數(shù)字移相的具體電路中,如果延遲時間選擇合適,采用多少級延遲,就可以有多少個同頻時鐘。如果這些延遲單元的延遲相等,并且延遲總和等于時鐘周期 T,那么測量分辨率就等于延遲單元的延遲 τ ,每個延遲單元輸出信號與輸入信號同頻,在相位上延遲了 2πτ/T ,觸發(fā)器為記錄裝置, Qi(0≤i≤N ) 為鎖存輸出,觸發(fā)器輸出為溫度計 (thermometer)碼。圖 ,結束信號為時基信號。這種內插技術 轉換率較高,適用于實時測量系統(tǒng)。延遲時間內插技術是通過延遲單元,將一個時 鐘周期內的時間間隔進一步量化 , 這種延遲內插技術又為量化時延法 。 清華 大學 2020 屆畢業(yè)設計說明書 第 12頁 共 36頁 圖 延遲內插技術示意圖 延遲單元的延遲特性決定了內插測量的分辨率 。 在延遲內插技術中 , 由許多延遲相等的延遲單元級聯(lián)在一起形成一個延遲鏈 。 由于時間具有單向流逝的特點 , 人們很難將逝去的時間間隔無失真地進行再現(xiàn) 。 延遲內插技術就是通過延遲單元滯延了被測時間間隔的流逝過程,通過延遲鏈 中 位于不同空間位置的延遲 單 元來表征時間間隔的細微量 化。從某種意義上講,延遲內插技術是通過空 間來換取時間的一種技術手段。 目前 , 延遲內插技術是提高測時分辨率的主要技術 , 是如今國內外微電子和電子測量領域的研究熱點 , 研究方向主要有延遲單元的設計工藝 、 延遲單元延遲的非均勻性評估及非均勻性的補償和誤差修正等。 差分延遲內插法 差分延遲內插法將被測量時間間隔的開始信號和停止信號分別通過兩路延遲鏈,其 中開始信號通過的延遲鏈中每個延遲單元的量化延遲時間應略大于停止信號通過的延 遲鏈中每個延遲單元的量化延遲時間。由于這個原因,兩路信號經(jīng)過各自的量化延遲電 路過程中,在某一時刻會出現(xiàn)理論上的重合點 C。 根據(jù)發(fā)生重合時所經(jīng)過的延遲級數(shù)可以計算出被測量的時間間隔。 差分延遲線結構是由兩組延遲單元構成,其中一組延遲單元的延遲時間為 τ 1,另一組延遲單元的延遲時間為 τ 2,每一對延遲單元之間搭配一個觸發(fā)器。與基本延遲線結構相同,延遲單元是電平觸發(fā),而觸發(fā)器是邊沿觸發(fā)。采用這種差分延遲線結構,最終系統(tǒng)分辨率為: τ = τ1 –τ2 () 其 中 τ1 略大 于 τ 2 。采用差分延遲得到的輸出結果, 與基本延遲線結構的結果相同, 是一個類似于溫度計結構的輸出,即一連串 1后加一連串 0,在 1和 0跳變時說明出現(xiàn)重合點。 清華 大學 2020 屆畢業(yè)設計說明書 第 13頁 共 36頁 3 基于 FPGA 的時間內插法的研究 微電子技術的飛速發(fā)展 , 給時間間隔測量帶來了新的革命 , 尤其是可編程邏輯設計技術的出現(xiàn) 。 國內外學者利用可編程邏輯設計技術 , 不斷的改進測量方法 , 使對時間間隔的測量朝著高速率高精度的方向發(fā)展 。 基于延遲時間內插的時間間隔測量法在可編程 邏輯設計的基礎上得到了很好的實現(xiàn)和應用 , 近年來 , 在可編程邏輯器件 (FPGA)單片上實現(xiàn)時間間隔測量已有大量成功的例子,同時 ,可編程邏輯器件 (FPGA)與 ASIC相比, 具有開發(fā)周期短,靈活性強的特點,因此通過編程 在 FPGA中實現(xiàn)高精度時間間隔測 量具有深遠的意義 [11]。 可編程邏輯器件簡述 隨著微電子設計技術與工藝的迅猛發(fā)展 , 創(chuàng)造了數(shù)字化時代 , 數(shù)字集成電路不斷的 自我更新,它由電子管、晶體管、中小 規(guī) 模集成電路、超大規(guī)模集成電路 (VLSIC)逐步發(fā)展到今天的有特定功能的專用集成電路 (ASIC)。 ASIC的出現(xiàn)降低了產(chǎn)品的生產(chǎn)成本,提高了系統(tǒng)的可靠性,縮小了設計的物理尺寸,推動了社會的數(shù)字化進程。但是 ASIC因其設計周期長 , 改版投資大 , 靈活性差等缺陷制約著它的應用范圍 。 硬件工程師希望 有一種更靈活的設計方法 , 這種靈活的方法可以根據(jù)需要 , 在實驗室就能設計 , 可以隨時更改大規(guī)模數(shù)字邏輯,隨時研制自己的 ASIC并馬上投入使用,這是提出可編程邏輯 器件的思想。 可編程邏輯器件隨著微電子制造工藝的發(fā)展取得了很大的進步 。 今天的可編程邏輯 器件已經(jīng)發(fā)展為可以完成超大規(guī)模的復雜組合邏輯與時序邏輯的復雜可編程器 件 (CPLD)和現(xiàn)場可編程邏輯門陣列 (FPGA)。 新一代的 FPGA 甚至集成了中央處理器(CPU)或 (DSP)內核,在一片 FPGA上 進行軟硬件協(xié)同設計,為實現(xiàn)片上可編程系統(tǒng) (SOPC,System On Programmable Chip)提供了強大的硬件支持 [12]。 現(xiàn)場可編程門陣列 (FPGA)及復雜可編程邏輯器 件 (CPLD)的出現(xiàn),讓方便快捷的實 現(xiàn)時間間隔測量成為可能?;?TDC的高精度時間間隔測量方法,就是利用信號在介 質中傳輸穩(wěn)定這一特點進行設計的。這種方法在時頻測控領域有著廣泛的用途,可應用于激光定位系統(tǒng)、數(shù)字集成電路動態(tài)參數(shù)的檢測裝置等高精度測量。基于 TDC的高精度時間間隔測量系統(tǒng)與其它時頻測量系統(tǒng)相比具有電路結構簡單、運 算量少、體積小等優(yōu)點。 清華 大學 2020 屆畢業(yè)設計說明書 第 14頁 共 36頁 FPGA 的發(fā)展 可編程邏輯器件是大規(guī)模集成電路技術發(fā)展的產(chǎn)物 , 是一種半定制的集成電路 , 結合計算機軟件可以快速 、 方便地構建數(shù)字系統(tǒng) 。 廣義上講
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