【文章內(nèi)容簡介】 VHDL 語言具有強(qiáng)大的語言結(jié)構(gòu) , 只需采用簡單明確的 VHDL 語言程序就可以描述十分復(fù)雜的硬件電路。同時 , 它還具有多層次的電路設(shè)計描述功能。此外 ,VHDL 語言能夠同時支持同步電路、異步電路和隨機(jī)電路的設(shè)計實現(xiàn) , 這是其他硬件描述語言所不能比擬的。 VHDL 語言設(shè)計方法靈活多樣 , 既支持自頂 向下的設(shè)計方式 , 也支持自底向上的設(shè)計方法 。 既支持模塊化設(shè)計方法 , 也支持層次化設(shè)計方法。 (2) VHDL 語言具有強(qiáng)大的硬件描述能力 .VHDL 語言具有多層次的電路設(shè)計描述功能，既可描述系統(tǒng)級電路 , 也可以描述門級電路；描述方式既可以采用行為描述、寄存器傳輸描述或者結(jié)構(gòu)描述，也可以采用三者的混合描述方式。同時， VHDL 語言也支持慣性延遲和傳輸延遲，這樣可以準(zhǔn)確地建立硬件電路的模型。 VHDL 語言的強(qiáng)大描述能力還體現(xiàn)在它具有豐富的數(shù)據(jù)類型。 VHDL 語言既支持標(biāo)準(zhǔn)定義的數(shù)據(jù)類型，也支持用 戶定義的數(shù)據(jù)類型，這樣便會給硬件描述帶來較大的自由度。 6 (3)VHDL 語言具有很強(qiáng)的移植能力 VHDL 語言很強(qiáng)的移植能力主要體現(xiàn)在 : 對于同一個硬件電路的 VHDL 語言描述 , 它可以從一個模擬器移植到另一個模擬器上、從一個綜合器移植到另一個綜合器上或者從一個工作平臺移植到另一個工作平臺上去執(zhí)行。 (4) VHDL 語言的設(shè)計描述與器件無關(guān) 采用 VHDL 語言描述硬件電路時 , 設(shè)計人員并不需要首先考慮選擇進(jìn)行設(shè)計的器件。這樣做的好處是可以使設(shè)計人員集中精力進(jìn)行電路設(shè)計 的優(yōu)化 , 而不需要考慮其他的問題。當(dāng)硬件電路的設(shè)計描述完成以后 ,VHDL 語言允許采用多種不同的器件結(jié)構(gòu)來實現(xiàn)。 (5)VHDL 語言程序易于共享和復(fù)用 VHDL 語言采用基于庫 ( library) 的設(shè)計方法。在設(shè)計過程中 , 設(shè)計人員可以建立各種可再次利用的模塊 , 一個大規(guī)模的硬件電路的設(shè)計不可能從門級電路開始一步步地進(jìn)行設(shè)計 , 而是一些模塊的累加。這些模塊可以預(yù)先設(shè)計或者使用以前設(shè)計中的存檔模塊 , 將這些模塊存放在庫中 , 就可以在以后的設(shè)計中進(jìn)行復(fù)用。 (6)由于 VHDL 語言是一種描述、模擬、綜合、優(yōu)化和布線的標(biāo)準(zhǔn)硬件描述語言 , 因此它可以使設(shè)計成果在設(shè)計人員之間方便地進(jìn)行交流和共享 , 從而減小硬件電路設(shè)計的工作量 , 縮短開發(fā)周期。 7 FPGA 簡介 PLD 器件的設(shè)計特點 EDA 技術(shù)出現(xiàn)以前 ,數(shù)字邏輯電路設(shè)計通常采用傳統(tǒng)方法 ,即自下而上設(shè)計法。其主要思路是 :根據(jù)系統(tǒng)對硬件的要求編制技術(shù)規(guī)格書 ,畫出系統(tǒng)流程圖 。然后對系統(tǒng)功能進(jìn)行分析 ,劃分出多個功能模塊 ,畫出系統(tǒng)功能框圖 。進(jìn)行各功能模塊的細(xì)化和電路設(shè)計 。各模塊設(shè)計調(diào)試完畢以后 ,再連接起來 ,進(jìn)行調(diào)試 ,最后完成整個系統(tǒng)的硬件設(shè)計。這種自下而上設(shè)計法的仿真和調(diào)試工作要在系統(tǒng)的硬件開發(fā)完成以后才能進(jìn)行 ,因此存在的問題只有在后期才能發(fā)現(xiàn) ,一旦考慮不周 ,就要重新設(shè)計 ,使得設(shè)計費用和設(shè)計周期大大增加。此外 ,由于設(shè)計輸入文件是電原理圖 ,當(dāng)系統(tǒng)比較復(fù)雜時 ,大量的原理圖文件會給存檔、閱讀和修改帶來不便。 為了提高開發(fā)效率和增加已有開發(fā)成果的可繼承性 ,縮短開發(fā)周期 ,各種新興的 EDA 開發(fā)工具開始涌現(xiàn) ,特別是硬件描述語言 (HDL)的出現(xiàn) ,使得傳統(tǒng)的硬件電路設(shè)計方法發(fā)生了巨大的變革。基于 PLD 器件 ,采用 HDL 進(jìn)行 系統(tǒng)設(shè)計的思路是從系統(tǒng)總體的要求出發(fā) ,自上而下地逐步將設(shè)計內(nèi)容細(xì)化 ,最后完成系統(tǒng)的詳細(xì)設(shè)計。這種設(shè)計方法的主要特點為 ： (1)電路設(shè)計更趨合理 硬件設(shè)計人員在設(shè)計硬件電路時使用 PLD 器件 ,就可以自行設(shè)計所需的專用功能模塊 ,而無需受通用元器件的限制 ,從而使電路設(shè)計更趨合理 ,其體積和功耗也大為減小。 8 (2)采用系統(tǒng)早期仿真 在自上而下的設(shè)計過程中 ,每級都進(jìn)行仿真 ,從而可以在系統(tǒng)設(shè)計的早期發(fā)現(xiàn)設(shè)計中存在的問題 ,從而大大縮短系統(tǒng)設(shè)計周期 ,降低費用。 (3)降低了硬件電路設(shè)計難度 PLD 使用 HDL編程 ,避免編寫邏輯表 達(dá)式或真值表 ,使設(shè)計難度大幅度下降 ,從而也縮短了設(shè)計周期。 (4)主要設(shè)計文件使用 HDL編寫 采用 HDL 編寫的源程序作為歸檔文件有多種好處。 HDL 程序資料量小 ,便于保存 。其可繼承性好 ,而且閱讀方便。可編程邏輯器件的設(shè)計流程一般為設(shè)計準(zhǔn)備、設(shè)計輸入、功能仿真、設(shè)計處理、時序仿真、器件編程和測試等七個步驟。 FPGA 的基本結(jié)構(gòu) FPGA 是目前最為常用的復(fù)雜 PLD 器件。 FPGA 的發(fā)展非常迅速 ,形成了各種不同的結(jié)構(gòu)。按邏輯功能塊的大小 ,FPGA 可分為細(xì)粒度 FPGA和粗粒度 FPGA。細(xì)粒度 FPGA 的邏輯 功能塊較小 ,資源可以充分利用 ,但連線和開關(guān)多 ,速度慢 。粗粒度 FPGA 的邏輯功能塊規(guī)模大 ,功能強(qiáng) ,但資源不能充分利用。從邏輯功能塊的結(jié)構(gòu)上分類 ,可分為查找表結(jié)構(gòu)、多路開關(guān)結(jié)構(gòu)和多級與非門結(jié)構(gòu)。根據(jù) FPGA 內(nèi)部連線的結(jié)構(gòu)不同 ,可分為分段互聯(lián)型和連續(xù)互聯(lián)型。根據(jù)編程方式 ,FPGA 可分為一次編程和可重復(fù)編程兩種。 FPGA 一般可由三種可編程電路和一個用于存放編程數(shù)據(jù)的 SRAM 組成 ,這三種可編程電路是 :可編程邏輯塊 9 CLB、輸入 /輸出模塊 IOB 和互聯(lián)資源 IR。 CLB 是 FPGA 的主要組成部分 ,是實現(xiàn)邏輯功能的基本單元。它主 要是由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路組成。 IOB提供了器件引腳和內(nèi)部邏輯陣列之間的連接 ,通常排列在芯片的四周。其主要是由輸入觸發(fā)器、輸入緩沖器、輸出觸發(fā) /鎖存器和輸出緩沖器組成。每一個 IOB 控制一個引腳 ,可被配置為輸入、輸出激活雙向 I/O功能。可編程互聯(lián)資源 IR 包括各種長度的金屬連線和一些可編程連接開關(guān) ,它們將各個 CLB 之間和 IOB 之間互相連接起來 ,構(gòu)成各種復(fù)雜功能的系統(tǒng)。 FPGA 的基本結(jié)構(gòu)如圖 1所示。 采用 FPGA 設(shè)計邏輯電路的優(yōu)點 相對于傳統(tǒng)數(shù)字電路設(shè)計方法 ,采用 FPGA 進(jìn)行電路設(shè) 計具有如下優(yōu)點 : (1) 簡化設(shè)計 由于 FPGA 的可編程性和靈活性 ,電路設(shè)計結(jié)束后 ,可隨意進(jìn)行修改或刪除 ,無需重新布線和生產(chǎn)印刷電路板 ,大大縮短了系統(tǒng)的設(shè)計周期。 (2) 高性能 現(xiàn)在市場上提供的 FPGA 器件的性能超過了最快的標(biāo)準(zhǔn)分立邏輯器件的性能 ,而且一片 FPGA 芯片的功耗比分立器件組合而成的電路功耗要小得多。 (3) 可靠性高