【文章內(nèi)容簡介】 已有設(shè)計的再利用功能。（3）VHDL豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計早期就能查驗設(shè)計系統(tǒng)功能的可行性，隨時可對設(shè)計進行仿真模擬。（4） VHDL對設(shè)計的描述具有相對獨立性，設(shè)計者可以不懂硬件的結(jié)構(gòu)， 也不必管理最終設(shè)計實現(xiàn)的目標器件是什么，而進行獨立的設(shè)計。（5） 對于用 VHDL 完成的一個確定的設(shè)計，可以利用EDA工具進行邏輯綜合和優(yōu)化，并自動地把 VHDL 描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表。（6） 用 VHDL 語言編寫的源程序便于文檔管理，用源代碼描述來進行復雜控制邏輯的設(shè)計，既靈活方便，又便于設(shè)計結(jié)果的交流、保存和重用。電子系統(tǒng)利用VHDL 設(shè)計時，設(shè)計方法有系統(tǒng)行為級描述算法，寄存器傳輸級算法和結(jié)構(gòu)級描述；VHDL源代碼是作為EDA綜合工具的輸入代碼，因此有效的VHDL建模風格是控制綜合結(jié)果的最為有效的手段。要建立VHDL源代碼，設(shè)計者必須了解 VHDL與綜合結(jié)果的關(guān)系。 綜合算法不同，對于同樣的硬件描述，可能會得到不同的綜合結(jié)果。 即使最后綜合出的電路都能實現(xiàn)相同的邏輯功能，其電路的復雜程度和時延特性都會有很大的差別，甚至某些額外的電路還使得系統(tǒng)運行效率達不到要求。 VHDL系統(tǒng)語言程序特點（1）VHDL程序結(jié)構(gòu)：一個完整的VHDL 程序通常包括實體 (Entity) 、結(jié)構(gòu)體 (Architecture) 、配置 (Configuration) 、程序包集合 (Package) 和庫 (Library)5 個部分。前 4 部分是可分別編譯的源設(shè)計單元。庫存放已經(jīng)編譯的實體、結(jié)構(gòu)體、配置和程序包集合。 VHDL 的程序結(jié)構(gòu)至少由實體 (entity) 和結(jié)構(gòu)體 (architecture) 兩部分組成。實體是 VHDL 的硬件抽象 , 它表示具有明確的輸入、輸出的硬件設(shè)計的一部分。結(jié)構(gòu)體指定設(shè)計實體輸入和輸出之間的行為、邏輯關(guān)系或功能 , 并且可以采用行為風格、數(shù)據(jù)流風格、結(jié)構(gòu)化風格或 3 種風格的混合形式進行描述。 VHDL系統(tǒng)語言基本邏輯指令在VHDL 語言中 , 通常把用來保存數(shù)據(jù)的一些單元稱為對象。在 VHDL 語言中 , 對象包 括 4 類 : 常量 (CONSTANT) 、信號 (SIGNAL) 、變量 (VARIABLE) 和文件 (FILE) 。對于每一個對象來說 , 它都需要具有自己的類和類型。其中 , 類屬用來指明對象屬于常量、信號、變量和文件中的哪一類 。 而類型則用來指明該對象具有哪種數(shù)據(jù)類型。 VHDL系統(tǒng)語言基本運算符及基本數(shù)據(jù)類型VHDL提供了6種預定義的運算操作符，分別是：賦值運算符,邏輯運算符,算術(shù)運算符,關(guān)系運算符,移位運算符,并置運算符。VHDL是一種強類型語言，要求設(shè)計實體中的每一個常數(shù)、信號、函數(shù)以及設(shè)定的各種參量都必須具有確定的數(shù)據(jù)類型，并且相同的數(shù)據(jù)類型的量才能相互傳遞和作用。VHDL作為強類型語言的好處是使用VHDL編譯或綜合工具很容易找出設(shè)計中的各種常見錯誤。VHDL中的數(shù)據(jù)類型可以分為在現(xiàn)成程序包中可以隨時獲得的標準數(shù)據(jù)類型和用戶自定義數(shù)據(jù)類型兩個類別。標準的VHDL數(shù)據(jù)類型是VHDL最常用、最基本的數(shù)據(jù)類型，并在設(shè)計時可以隨時調(diào)用。VHDL的標準數(shù)據(jù)類型有：整數(shù)（INTEGER）、實數(shù) (REAL)、位(BIT)、位矢量(BIT_VECTOR)、布爾量(BOOLEAN)、字符(CHARACTER)、字符串(SIRING)、時間(TIME)等。第二章 MAX+PLUAⅡ的簡介 MAX+PLUAⅡ的定義Max+plusⅡ是Altera公司上一代的PLD開發(fā)軟件，提供的FPGA/CPLD開發(fā)集成環(huán)境，Altera是世界上最大可編程邏輯器件的供應商之一。Max+plusⅡ界面友好，使用便捷，被譽為業(yè)界最易用易學的EDA軟件。在Max+plusⅡ上可以完成設(shè)計輸入、元件適配、時序仿真和功能仿真、編程下載整個流程，它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，是設(shè)計者能方便地進行設(shè)計輸入、快速處理和器件編程。目前Altera已經(jīng)停止開發(fā)MaxplusII，而轉(zhuǎn)向QuartusII軟件平臺。 Max+plusⅡ開發(fā)系統(tǒng)的特點 開放的界面Max+plusⅡ支持與Cadence，Exemplarlogic，Mentor Graphics，Synplicty，Viewlogic和其它公司所提供的EDA工具接口。與結(jié)構(gòu)無關(guān) Max+plusⅡ系統(tǒng)的核心Complier支持Altera公司的FLEX10K、FLEX8000、FLEX6000、MAX9000、MAX7000、MAX5000和Classic可編程邏輯器件，提供了世界上唯一真正與結(jié)構(gòu)無關(guān)的可編程邏輯設(shè)計環(huán)境。完全集成化 Max+plusⅡ的設(shè)計輸入、處理與較驗功能全部集成在統(tǒng)一的開發(fā)環(huán)境下，這樣可以加快動態(tài)調(diào)試、縮短開發(fā)周期。豐富的設(shè)計庫Max+plusⅡ提供豐富的庫單元供設(shè)計者調(diào)用，其中包括74系列的全部器件和多種特殊的邏輯功能（MacroFunction）以及新型的參數(shù)化的兆功能（MageFunction）。模塊化工具設(shè)計人員可以從各種設(shè)計輸入、處理和較驗選項中進行選擇從而使設(shè)計環(huán)境用戶化。硬件描述語言（HDL）Max+plusⅡ軟件支持各種HDL設(shè)計輸入選項，包括VHDL、Verilog HDL和Altera自己的硬件描述語言AHDL。Opencore特征Max+plusⅡ軟件具有開放核的特點，允許設(shè)計人員添加自己認為有價值的宏函數(shù)。MAX+PLUSII是最優(yōu)秀的PLD開發(fā)平臺之一，適合開發(fā)中小規(guī)模PLD/FPGA。FPGA/CPLD設(shè)計流程歸納為以下4個步驟，這與ASIC設(shè)計有相似之處。MAX+PLUS II的設(shè)計過程可用圖21流程圖表示。圖21：MAX+PLUS II設(shè)計流程圖其中：設(shè)計輸入用戶可使用MAX+PLUS ，HDL的輸入，也可輸入網(wǎng)表文件。項目編譯完成對設(shè)計的處理，MAX+PLUS （Compiler）。它可直接完成從網(wǎng)表提取到最后編程文件的生成。在編譯過程中其生成一系列標準文件可進行時序模擬，適配等。若在編譯的某個環(huán)節(jié)出錯，編譯器會停止編譯，并告訴錯誤的原因及位置。圖22即為MAX+PLUS 。 圖22 ： MAX+PLUS 編譯器的編譯過程項目校驗完成對設(shè)計的功能，時序仿真；進行時序分析，判斷輸入輸出間的延遲。項目編程將設(shè)計下載/配置到EPM7128可編程器件中去。軟件部分，主要有定時計數(shù)模塊、七段數(shù)碼管的輸出顯示模塊、紅、綠、黃三色燈的控制模塊、分頻器、24譯碼器。見圖23數(shù)據(jù)選擇器七段譯碼器計數(shù)器24線譯碼器分頻器 EWTH EWTL SNTH SNTL CP東西及南北方向紅綠燈時間及指示 CLK圖23：CPLD模塊內(nèi)部組成以下為CPLD模塊中的一些主要程序1）紅綠燈模塊程序：library ieee。use 。use 。 entity jtd isport(clk:in bit。ewr,ewy,ewg:out std_logic。ewth,ewtl:out std_logic_vector(3 downto 0))。end jtd。architecture a of jtd istype rgyew is(yellow,green,red)。type rgysn is(yellow,green,red)。begin process(clk)variable aew:std_log