【文章內容簡介】 發(fā) MaxplusII，而轉向 QuartusII 軟件平臺。 Max+plusⅡ開發(fā)系統(tǒng)的特點 開放的界面 Max+plusⅡ 支持與 Cadence， Exemplarlogic， Mentor Graphics， Synplicty，Viewlogic 和其它公司所提供的 EDA 工具接口。 與結構無關 Max+plusⅡ 系統(tǒng)的核心 Complier 支持 Altera 公司的 FLEX10K、 FLEX8000、FLEX6000、 MAX9000、 MAX7000、 MAX5000和 Classic 可編程邏輯器件 ，提供了世界上唯一真正與結構無關的可編程 邏輯設計 環(huán)境。 完全 集成化 Max+plusⅡ 的設計輸入、處理與較驗功能全部集成在統(tǒng)一的開發(fā)環(huán)境下，這樣可以加快 動態(tài)調試 、縮短開發(fā)周期。 豐富的設計庫 Max+plusⅡ 提供豐富的庫單元供設計者調用，其中包括 74系列的全 部器件和多種特 殊的 邏輯功 能（ MacroFunction） 以及新 型的 參數 化的兆 功能（ MageFunction）。 模塊化工具 設計人員可以從各種設計輸入、處理和較驗選項中進行選擇從而使設計環(huán)境用戶化。 硬件描述語言（ HDL） 基于 VHDL 交通燈系統(tǒng)的設計 7 Max+plusⅡ 軟件 支持各種 HDL 設計輸入選項，包括 VHDL、 Verilog HDL 和Altera 自己的硬件描述語言 AHDL。 Opencore 特征 Max+plusⅡ 軟件 具有開放核的特點，允許設計人員添加自己認為有價值的宏函數。 MAX+PLUSII 是最優(yōu)秀的 PLD 開發(fā)平臺之一，適合開發(fā)中小規(guī)模PLD/FPGA。 FPGA/CPLD 設計流程歸納為以下 4 個步驟，這與 ASIC 設計有相似之處。 MAX+PLUS II 的設計過程可用圖 21 流程圖表示。 圖 21： MAX+PLUS II 設計流程圖 其中： 設計輸入 用戶可使用 MAX+PLUS 提供的圖形編輯器和文本編輯器 實現(xiàn)圖形，HDL 的輸入，也可輸入網表文件。 項目編譯 完成對設計的處理， MAX+PLUS 提供了一個完全集成的編譯器（ Compiler）。它可直接完成從網表提取到最后編程文件的生成。在編譯過程中其生成一系列標準文件可進行時序模擬，適配等。若在編譯的某個環(huán)節(jié)出錯，編譯器會停止編譯，并告訴錯誤的原因及位置。圖 22 即為 MAX+PLUS 編譯器編譯對話框。 基于 VHDL 交通燈系統(tǒng)的設計 8 圖 22 ： MAX+PLUS 編譯器的編譯過程 項目校驗 完成對設計的功能，時序仿真；進行 時序分析，判斷輸入輸出間的延遲。 項目編程 將設計下載 /配置到 EPM7128 可編程器件中去。 交通燈軟件部分 軟件部分，主要有定時計數模塊、七段數碼管的輸出顯示模塊、紅、綠、黃三色燈的控制模塊、分頻器、 24 譯碼器。見圖 23 基于 VHDL 交通燈系統(tǒng)的設計 9 EWTH EWTL SNTH SNTL CP CLK 圖 23： CPLD 模塊內部組成 以下為 CPLD 模塊中的一些主要程序 1）紅綠燈模塊程序： library ieee。 use 。 use 。 entity jtd is port(clk:in bit。 ewr,ewy,ewg:out std_logic。 ewth,ewtl:out std_logic_vector(3 downto 0))。 end jtd。 architecture a of jtd is 數據選擇器 七段譯碼器 計數器 24 線譯碼器 東西及南北方向紅綠燈時間及指示 分頻器 基于 VHDL 交通燈系統(tǒng)的設計 10 type rgyew is(yellow,green,red)。 type rgysn is(yellow,green,red)。 begin process(clk) variable aew:std_logic。 variable thew,tlew:std_logic_vector(3 downto 0)。 variable stateew:rgyew。 begin if clk39。event and clk=39。139。 then case stateew is when green=if aew=39。039。 then thew:=0011。 tlew:=1001。 aew:=39。139。 ewg=39。139。 ewr=39。039。 else if not(thew=0000 and tlew=0001) then if tlew=0000 then tlew:=1001。 thew:=thew1。 else tlew:=tlew1。 end if。 else thew:=0000。 tlew:=0000。 aew:=39。039。 stateew:=yellow。 end if。 基于 VHDL 交通燈系統(tǒng)的設計 11 end if。 when red=if aew=39。039。 then thew:=0100。 tlew:=0100。 aew:=39。139。 ewr=39。139。 ewy=39。039。 else if not(thew=0000 and tlew=0001) then if tlew=0000 then tlew:=1001。 thew:=thew1。 else tlew:=tlew1。 end if。 else thew:=0000。 tlew:=0000。 aew:=39。039。 stateew:=green。 end if。 end if。 when yellow=if aew=39。039。 then thew:=0000。 tlew:=0100。 aew:=39。139。 ewy=39。139。 ewg=39。039。 else if not(thew=0000 and tlew=0001) then 基于 VHDL 交通燈系統(tǒng)的設計 12 if tlew=0000 then tlew:=1001。 thew:=thew1。 else tlew:=tlew1。 end if。 else thew:=0000。 tlew:=0000。 aew:=39。039。 stateew:=red。 end if。 end if。 end case。 end if。 ewth=thew。 ewtl=tlew。 end process。 end a。 2）分頻器程序： ENTITY clkdiv IS PORT(clk:IN STD_LOGIC。 clk_div12:OUT STD_LOGIC)。 END clk_div。 ARCHTECTURE rtl 0F clk_div IS SIGNAL count:STD_LOGIC_VECTOR( 22 DOWNTO 0)。 SIGNAL clk_temp:STD_LOGIC。 BEGIN PROCESS(clk) BEGIN 基于 VHDL 交通燈系統(tǒng)的設計 13 IF(clk’event AND clk=’1’) THEN IF(count=”10110111000110101111111”) THEN count=(OTHERS=’0’)。 clk_temp=NOT clk_temp。 ELSE count=count+1。 END IF。 END IF。 END PROCESS。 clk_div12=clk_temp。 END rtl； 3）七段譯碼器： LIBRARY IEEE。 USE 。 ENTITY sevenv IS PORT(d:IN INTEGER RANGE 0 TO 15。 S:OUT STD _LOGIC_VETOR(0 DOWNTO 6))。 END sevenv。 ARCHTECTURE a OF sevenv IS BEGIN PROCESS(d) BEGIN CASE d IS WHEN 0=S=” 1111110” ?！?a~g 分別為 111110，顯示為 0； WHEN 1=S=”0000110”?！? WHEN 2=S=”1101101”?！? WHEN 3=S=”1111001”?！? WHEN 4=S=”0110011”。——4 WHEN 5=S=”1011011”?！? WHEN 6=S=”1011111”?！? 基于 VHDL 交通燈系統(tǒng)的設計 14 WHEN 7=S=”1110000”。——7 WHEN 8=S=”1111111”?！? WHEN 9=S=”1111011”?！? WHEN OTHERS=S=”0000000”。 END CASE。 END PROCESS。 END a； 基于 VHDL 交通燈系統(tǒng)的設計 15 第三章 CPLD 的介紹 簡介 CPLD(Complex Programmable Logic Device)復雜可編程邏輯器件，是從 PAL和 GAL 器件發(fā)展出來的器件，相對而言規(guī)模大，結構復雜，屬于 大規(guī)模集成電路 范圍。是一種用戶根據各自需要而自行構造邏輯功能的 數字集成電路 。其基本設計方法是借助集成開發(fā) 軟件 平臺，用原理圖、硬件描述語言等方法，生成相應的目標文件，通過下載電纜（ “在系統(tǒng) ”編程 ）將代碼傳送到目標 芯片 中，實現(xiàn)設計的 數字系統(tǒng) 。 CPLD 由可編程邏輯 宏單元 (MC， Macro Cell)圍繞中心的可編程互連 矩陣 單元組成。其中 MC 結構較復雜，并具有復雜的 I/O 單元互連結構，可由用戶根據需要生成特定的電路結構，完成一定的功能。由于 CPLD 內部采用固定長度的金屬線進行各邏輯塊的互連，所以設計的邏輯電路具有時間可預測性，避免了分段式互連結構時序不完全預測的缺點。 發(fā)展 動態(tài) 及應用 20 世紀 70 年代，最早的 可編程邏輯器件 PLD 誕生了。其輸出結構是可編程的邏輯 宏單元 ，因為它的硬件結構設計可由 軟件 完成（相當于房子蓋好后人工設計局部室內結構），因而它的設計比純硬件的數字電路具有很強的靈活性，但其過于簡單的結構也使它們只能實現(xiàn)規(guī)模 較小的電路。為彌補 PLD 只能設計小規(guī)模電路這一缺陷， 20 世紀 80 年代中期，推出了復雜 可編程邏輯器件 CPLD。目前應用已深入網絡、 儀器儀表 、汽車電子、 數控機床 、 航天 測控設備等方面。 的特點 CPLD 具有 編程 靈活、集成度高、設計開發(fā)周期短、適用范圍寬、開發(fā)工具先進、設計制造成本低、對設計者的硬件經驗要求低、標準產品無需測試、保密性強、價格大眾化等特點，可實現(xiàn)較大規(guī)模的電路設計，因此被廣泛應用于產品的 原型設計 和產品生產 (一般在 10,000 件以下 )之中。幾乎所有應用中小規(guī)模通用數字集成電路 的場合均可應用 CPLD 器件。 CPLD 器件已成為電子產品不可缺少的組成部分，它的設計和應用成為電子工程師必備的一種技能。 如何使用 CPLD 是一種用戶根據各自需要而自行構造邏輯功能的數字集成電路。 基于 VHDL 交通燈系統(tǒng)的設計 16 其基本設計方法是借助集成開發(fā)軟件平臺，用原理圖、硬件描述語言等方法，生成相應的目標文件，通過下載電 纜（ “在系統(tǒng) ”編程）將代碼傳送到目標芯片中，實現(xiàn)設計的數字系統(tǒng)。 這里以搶答器為例講一下它的設計（裝修）過程，即芯片的設計流程。CPLD 的工作大部分是在電腦上完成的。打開集成開發(fā)軟件 (Altera 公司 Max+pluxII)→ 畫原理圖、寫硬件描述語言（ VHDL， Verilog） → 編譯 → 給出邏輯電路的輸入