【文章內(nèi)容簡(jiǎn)介】 發(fā) MaxplusII，而轉(zhuǎn)向 QuartusII 軟件平臺(tái)。 Max+plusⅡ開(kāi)發(fā)系統(tǒng)的特點(diǎn) 開(kāi)放的界面 Max+plusⅡ 支持與 Cadence， Exemplarlogic， Mentor Graphics， Synplicty，Viewlogic 和其它公司所提供的 EDA 工具接口。 與結(jié)構(gòu)無(wú)關(guān) Max+plusⅡ 系統(tǒng)的核心 Complier 支持 Altera 公司的 FLEX10K、 FLEX8000、FLEX6000、 MAX9000、 MAX7000、 MAX5000和 Classic 可編程邏輯器件 ，提供了世界上唯一真正與結(jié)構(gòu)無(wú)關(guān)的可編程 邏輯設(shè)計(jì) 環(huán)境。 完全 集成化 Max+plusⅡ 的設(shè)計(jì)輸入、處理與較驗(yàn)功能全部集成在統(tǒng)一的開(kāi)發(fā)環(huán)境下，這樣可以加快 動(dòng)態(tài)調(diào)試 、縮短開(kāi)發(fā)周期。 豐富的設(shè)計(jì)庫(kù) Max+plusⅡ 提供豐富的庫(kù)單元供設(shè)計(jì)者調(diào)用，其中包括 74系列的全 部器件和多種特 殊的 邏輯功 能（ MacroFunction） 以及新 型的 參數(shù) 化的兆 功能（ MageFunction）。 模塊化工具 設(shè)計(jì)人員可以從各種設(shè)計(jì)輸入、處理和較驗(yàn)選項(xiàng)中進(jìn)行選擇從而使設(shè)計(jì)環(huán)境用戶化。 硬件描述語(yǔ)言（ HDL） 基于 VHDL 交通燈系統(tǒng)的設(shè)計(jì) 7 Max+plusⅡ 軟件 支持各種 HDL 設(shè)計(jì)輸入選項(xiàng)，包括 VHDL、 Verilog HDL 和Altera 自己的硬件描述語(yǔ)言 AHDL。 Opencore 特征 Max+plusⅡ 軟件 具有開(kāi)放核的特點(diǎn)，允許設(shè)計(jì)人員添加自己認(rèn)為有價(jià)值的宏函數(shù)。 MAX+PLUSII 是最優(yōu)秀的 PLD 開(kāi)發(fā)平臺(tái)之一，適合開(kāi)發(fā)中小規(guī)模PLD/FPGA。 FPGA/CPLD 設(shè)計(jì)流程歸納為以下 4 個(gè)步驟，這與 ASIC 設(shè)計(jì)有相似之處。 MAX+PLUS II 的設(shè)計(jì)過(guò)程可用圖 21 流程圖表示。 圖 21： MAX+PLUS II 設(shè)計(jì)流程圖 其中： 設(shè)計(jì)輸入 用戶可使用 MAX+PLUS 提供的圖形編輯器和文本編輯器 實(shí)現(xiàn)圖形，HDL 的輸入，也可輸入網(wǎng)表文件。 項(xiàng)目編譯 完成對(duì)設(shè)計(jì)的處理， MAX+PLUS 提供了一個(gè)完全集成的編譯器（ Compiler）。它可直接完成從網(wǎng)表提取到最后編程文件的生成。在編譯過(guò)程中其生成一系列標(biāo)準(zhǔn)文件可進(jìn)行時(shí)序模擬，適配等。若在編譯的某個(gè)環(huán)節(jié)出錯(cuò)，編譯器會(huì)停止編譯，并告訴錯(cuò)誤的原因及位置。圖 22 即為 MAX+PLUS 編譯器編譯對(duì)話框。 基于 VHDL 交通燈系統(tǒng)的設(shè)計(jì) 8 圖 22 ： MAX+PLUS 編譯器的編譯過(guò)程 項(xiàng)目校驗(yàn) 完成對(duì)設(shè)計(jì)的功能，時(shí)序仿真；進(jìn)行 時(shí)序分析，判斷輸入輸出間的延遲。 項(xiàng)目編程 將設(shè)計(jì)下載 /配置到 EPM7128 可編程器件中去。 交通燈軟件部分 軟件部分，主要有定時(shí)計(jì)數(shù)模塊、七段數(shù)碼管的輸出顯示模塊、紅、綠、黃三色燈的控制模塊、分頻器、 24 譯碼器。見(jiàn)圖 23 基于 VHDL 交通燈系統(tǒng)的設(shè)計(jì) 9 EWTH EWTL SNTH SNTL CP CLK 圖 23： CPLD 模塊內(nèi)部組成 以下為 CPLD 模塊中的一些主要程序 1）紅綠燈模塊程序： library ieee。 use 。 use 。 entity jtd is port(clk:in bit。 ewr,ewy,ewg:out std_logic。 ewth,ewtl:out std_logic_vector(3 downto 0))。 end jtd。 architecture a of jtd is 數(shù)據(jù)選擇器 七段譯碼器 計(jì)數(shù)器 24 線譯碼器 東西及南北方向紅綠燈時(shí)間及指示 分頻器 基于 VHDL 交通燈系統(tǒng)的設(shè)計(jì) 10 type rgyew is(yellow,green,red)。 type rgysn is(yellow,green,red)。 begin process(clk) variable aew:std_logic。 variable thew,tlew:std_logic_vector(3 downto 0)。 variable stateew:rgyew。 begin if clk39。event and clk=39。139。 then case stateew is when green=if aew=39。039。 then thew:=0011。 tlew:=1001。 aew:=39。139。 ewg=39。139。 ewr=39。039。 else if not(thew=0000 and tlew=0001) then if tlew=0000 then tlew:=1001。 thew:=thew1。 else tlew:=tlew1。 end if。 else thew:=0000。 tlew:=0000。 aew:=39。039。 stateew:=yellow。 end if。 基于 VHDL 交通燈系統(tǒng)的設(shè)計(jì) 11 end if。 when red=if aew=39。039。 then thew:=0100。 tlew:=0100。 aew:=39。139。 ewr=39。139。 ewy=39。039。 else if not(thew=0000 and tlew=0001) then if tlew=0000 then tlew:=1001。 thew:=thew1。 else tlew:=tlew1。 end if。 else thew:=0000。 tlew:=0000。 aew:=39。039。 stateew:=green。 end if。 end if。 when yellow=if aew=39。039。 then thew:=0000。 tlew:=0100。 aew:=39。139。 ewy=39。139。 ewg=39。039。 else if not(thew=0000 and tlew=0001) then 基于 VHDL 交通燈系統(tǒng)的設(shè)計(jì) 12 if tlew=0000 then tlew:=1001。 thew:=thew1。 else tlew:=tlew1。 end if。 else thew:=0000。 tlew:=0000。 aew:=39。039。 stateew:=red。 end if。 end if。 end case。 end if。 ewth=thew。 ewtl=tlew。 end process。 end a。 2）分頻器程序： ENTITY clkdiv IS PORT(clk:IN STD_LOGIC。 clk_div12:OUT STD_LOGIC)。 END clk_div。 ARCHTECTURE rtl 0F clk_div IS SIGNAL count:STD_LOGIC_VECTOR( 22 DOWNTO 0)。 SIGNAL clk_temp:STD_LOGIC。 BEGIN PROCESS(clk) BEGIN 基于 VHDL 交通燈系統(tǒng)的設(shè)計(jì) 13 IF(clk’event AND clk=’1’) THEN IF(count=”10110111000110101111111”) THEN count=(OTHERS=’0’)。 clk_temp=NOT clk_temp。 ELSE count=count+1。 END IF。 END IF。 END PROCESS。 clk_div12=clk_temp。 END rtl； 3）七段譯碼器： LIBRARY IEEE。 USE 。 ENTITY sevenv IS PORT(d:IN INTEGER RANGE 0 TO 15。 S:OUT STD _LOGIC_VETOR(0 DOWNTO 6))。 END sevenv。 ARCHTECTURE a OF sevenv IS BEGIN PROCESS(d) BEGIN CASE d IS WHEN 0=S=” 1111110” ?！?a~g 分別為 111110，顯示為 0； WHEN 1=S=”0000110”?！? WHEN 2=S=”1101101”?！? WHEN 3=S=”1111001”?！? WHEN 4=S=”0110011”?！? WHEN 5=S=”1011011”。——5 WHEN 6=S=”1011111”?！? 基于 VHDL 交通燈系統(tǒng)的設(shè)計(jì) 14 WHEN 7=S=”1110000”?！? WHEN 8=S=”1111111”?！? WHEN 9=S=”1111011”?！? WHEN OTHERS=S=”0000000”。 END CASE。 END PROCESS。 END a； 基于 VHDL 交通燈系統(tǒng)的設(shè)計(jì) 15 第三章 CPLD 的介紹 簡(jiǎn)介 CPLD(Complex Programmable Logic Device)復(fù)雜可編程邏輯器件，是從 PAL和 GAL 器件發(fā)展出來(lái)的器件，相對(duì)而言規(guī)模大，結(jié)構(gòu)復(fù)雜，屬于 大規(guī)模集成電路 范圍。是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的 數(shù)字集成電路 。其基本設(shè)計(jì)方法是借助集成開(kāi)發(fā) 軟件 平臺(tái)，用原理圖、硬件描述語(yǔ)言等方法，生成相應(yīng)的目標(biāo)文件，通過(guò)下載電纜（ “在系統(tǒng) ”編程 ）將代碼傳送到目標(biāo) 芯片 中，實(shí)現(xiàn)設(shè)計(jì)的 數(shù)字系統(tǒng) 。 CPLD 由可編程邏輯 宏單元 (MC， Macro Cell)圍繞中心的可編程互連 矩陣 單元組成。其中 MC 結(jié)構(gòu)較復(fù)雜，并具有復(fù)雜的 I/O 單元互連結(jié)構(gòu)，可由用戶根據(jù)需要生成特定的電路結(jié)構(gòu)，完成一定的功能。由于 CPLD 內(nèi)部采用固定長(zhǎng)度的金屬線進(jìn)行各邏輯塊的互連，所以設(shè)計(jì)的邏輯電路具有時(shí)間可預(yù)測(cè)性，避免了分段式互連結(jié)構(gòu)時(shí)序不完全預(yù)測(cè)的缺點(diǎn)。 發(fā)展 動(dòng)態(tài) 及應(yīng)用 20 世紀(jì) 70 年代，最早的 可編程邏輯器件 PLD 誕生了。其輸出結(jié)構(gòu)是可編程的邏輯 宏單元 ，因?yàn)樗挠布Y(jié)構(gòu)設(shè)計(jì)可由 軟件 完成（相當(dāng)于房子蓋好后人工設(shè)計(jì)局部室內(nèi)結(jié)構(gòu)），因而它的設(shè)計(jì)比純硬件的數(shù)字電路具有很強(qiáng)的靈活性，但其過(guò)于簡(jiǎn)單的結(jié)構(gòu)也使它們只能實(shí)現(xiàn)規(guī)模 較小的電路。為彌補(bǔ) PLD 只能設(shè)計(jì)小規(guī)模電路這一缺陷， 20 世紀(jì) 80 年代中期，推出了復(fù)雜 可編程邏輯器件 CPLD。目前應(yīng)用已深入網(wǎng)絡(luò)、 儀器儀表 、汽車電子、 數(shù)控機(jī)床 、 航天 測(cè)控設(shè)備等方面。 的特點(diǎn) CPLD 具有 編程 靈活、集成度高、設(shè)計(jì)開(kāi)發(fā)周期短、適用范圍寬、開(kāi)發(fā)工具先進(jìn)、設(shè)計(jì)制造成本低、對(duì)設(shè)計(jì)者的硬件經(jīng)驗(yàn)要求低、標(biāo)準(zhǔn)產(chǎn)品無(wú)需測(cè)試、保密性強(qiáng)、價(jià)格大眾化等特點(diǎn)，可實(shí)現(xiàn)較大規(guī)模的電路設(shè)計(jì)，因此被廣泛應(yīng)用于產(chǎn)品的 原型設(shè)計(jì) 和產(chǎn)品生產(chǎn) (一般在 10,000 件以下 )之中。幾乎所有應(yīng)用中小規(guī)模通用數(shù)字集成電路 的場(chǎng)合均可應(yīng)用 CPLD 器件。 CPLD 器件已成為電子產(chǎn)品不可缺少的組成部分，它的設(shè)計(jì)和應(yīng)用成為電子工程師必備的一種技能。 如何使用 CPLD 是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。 基于 VHDL 交通燈系統(tǒng)的設(shè)計(jì) 16 其基本設(shè)計(jì)方法是借助集成開(kāi)發(fā)軟件平臺(tái)，用原理圖、硬件描述語(yǔ)言等方法，生成相應(yīng)的目標(biāo)文件，通過(guò)下載電 纜（ “在系統(tǒng) ”編程）將代碼傳送到目標(biāo)芯片中，實(shí)現(xiàn)設(shè)計(jì)的數(shù)字系統(tǒng)。 這里以搶答器為例講一下它的設(shè)計(jì)（裝修）過(guò)程，即芯片的設(shè)計(jì)流程。CPLD 的工作大部分是在電腦上完成的。打開(kāi)集成開(kāi)發(fā)軟件 (Altera 公司 Max+pluxII)→ 畫原理圖、寫硬件描述語(yǔ)言（ VHDL， Verilog） → 編譯 → 給出邏輯電路的輸入