【文章內(nèi)容簡(jiǎn)介】 雜性差別很大，多以最終生產(chǎn)時(shí)間大多不同。另外如果對(duì)應(yīng)用要求發(fā)生某些變化或者器件工作的不合適等原因，就要開發(fā)全新的設(shè)計(jì)。某些 方面需要大量的 NRE 成本，比如，設(shè)計(jì)和驗(yàn)證固定邏輯的前期工作。 NRE 就是客戶需要投入的全部成本，就是包括固定邏輯器件最后從芯片制造廠制造出來之前的所有成本，其中包括工程資源、高昂的軟件設(shè)計(jì)工具費(fèi)用、用來制造芯片不同金屬層的昂貴光刻掩膜組和初始原型器件的生產(chǎn)成本。它的費(fèi)用少則幾十萬元美元，多則幾百萬美元。 可編程邏輯器件與固定邏輯器件相比，設(shè)計(jì)者可利用價(jià)格低廉的軟件工具快速開發(fā)、仿真和測(cè)試其設(shè)計(jì)。然后，可設(shè)計(jì)編程后快速的編程到器件當(dāng)中，并且可以立即對(duì)設(shè)計(jì)進(jìn)行測(cè)試在實(shí)際運(yùn)行的電路中。沒有 NRE 成本、設(shè)計(jì)也比固定 邏輯器件快是因?yàn)镻LD 器件在原型中使用的和正式生產(chǎn)最終設(shè)備（如網(wǎng)絡(luò)路由器、 DSL 調(diào)制解調(diào)器、 DVD播放器、或汽車導(dǎo)航系統(tǒng)）的可以完全相同。 由于 PLD 基于可重寫的存儲(chǔ)器技術(shù)要一一改變?cè)O(shè)計(jì)，所以另一個(gè)關(guān)鍵優(yōu)點(diǎn)在 PLD中顯著顯示出來的就是客戶可根據(jù)需要修改電路在任意的設(shè)計(jì)階段中直到滿意為止，只要對(duì)器件簡(jiǎn)單的重新編程就可以了。設(shè)計(jì)完成后，客戶可以利用最終軟件設(shè)計(jì)文件投入生產(chǎn)，就是簡(jiǎn)單地編程。 基于 FPGA的電子密碼鎖設(shè)計(jì) 7 FPGA 簡(jiǎn)介 FPGA 的可編程電路包括可編程邏輯塊 (CLB)、輸入 /輸出模塊（ IOB）及可編程互連資源（ PIR），和一個(gè) SPAM 結(jié)構(gòu)的配置存儲(chǔ)單元組成。分散在整個(gè)芯片中的排列成陣列的邏輯功能的基本單位是 CLB；排列在芯片的四周主要負(fù)責(zé)芯片上的邏輯與外部引腳的接口的是可編程輸入 /輸出模塊（ IOB）；將各個(gè) CLB 之間或 CLB 與 IOB 之間以及 IOB 之間連接起來的構(gòu)成特定功能的電路的各種長(zhǎng)度的連接線段和一些可編程連接開關(guān)的是可編程互連資源（ PIR）。 選擇 FPGA 芯片，因?yàn)樗y(tǒng)集成度由于是小批量系統(tǒng)所以有所提高，也具有一定的可靠性。 FPGA 的特點(diǎn)是采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL電平兼容。設(shè)計(jì) ASIC 電路時(shí)無需投片生產(chǎn)就可以得到合用的芯片是因?yàn)樗膬?nèi)部具有大量的觸發(fā)器和 I/O 引腳。 FPGA 與 PLD 相比的特點(diǎn)是不受結(jié)構(gòu)的限制，可以組成任何復(fù)雜的邏輯電路是因?yàn)殚T與門的連接，也可以更好地實(shí)現(xiàn)多級(jí)邏輯功能。基于 SRAM 結(jié)構(gòu)的 FPGA 的編程單元，可以無限次重復(fù)編程。 FPGA 應(yīng)用特點(diǎn) 伴隨著電子技術(shù)的飛速發(fā)展，基于 FPGA 的設(shè)計(jì)向高速度高集成度和低價(jià)位方向不斷前進(jìn)，應(yīng)用領(lǐng)域不斷擴(kuò)大其主要原因是由于 FPGA 以下幾個(gè)技術(shù)特點(diǎn)的發(fā)展。 （ 1） 集成度越來越高 如 Lattice 的 ispLSI 或 AMD 的 MACH 芯片等 效邏輯門已達(dá) 10 萬門以上。 Altera的 10K 系列也在 25 萬門以上，具有 1 萬個(gè)以上的寄存器 40kbit 嵌人式存儲(chǔ)器，可以實(shí)現(xiàn)集成復(fù)雜信號(hào)處理算法。 Raphael 系列已達(dá)到 100 萬門以上，結(jié)合了FLEX10KFLEX6000、 MAX7000 的所有優(yōu)點(diǎn)，可進(jìn)行單片設(shè)計(jì)。 Xilinx 推出了上百萬門的 FPGA，它們幾乎可實(shí)現(xiàn)所有形式的數(shù)字電路和數(shù)字系統(tǒng)的設(shè)計(jì)。 JTAG ISP 和 ICR 技術(shù)越來越多地被采用于 FPGA 中。當(dāng)今世界上各類可編程器件發(fā)展的趨勢(shì)是這種先進(jìn)的編程方式。正在工作的系統(tǒng)上的 CPLD/FPGA 可隨時(shí) 在 5V工作電平下進(jìn)行全部或部分地在系統(tǒng)編程，并可進(jìn)行芯片內(nèi)部資源的重新分配同時(shí)進(jìn)行所謂菊花鏈?zhǔn)蕉嘈酒芯幊?，其編程次?shù)多達(dá) 1萬次。如 Lattice的 ispLSI AMD的 MACH基于 FPGA的電子密碼鎖設(shè)計(jì) 8 以及 Xilinx 的 XC9000 系列，幾乎不限制對(duì)于 SRAM 結(jié)構(gòu)的 FPGA 其下載編程次數(shù)。如 Altera 的 FLEX10K 系列，這種編程方式可很輕松的實(shí)現(xiàn)紅外編程，無線編程或超聲編程，或通過電話線遠(yuǎn)程在線編程。這些功能可以運(yùn)用在工控、智能儀器表、通訊和軍事上。 （ 2） 嵌入式存貯技術(shù) 把一定數(shù)量的存貯器嵌在 CPLD/FPGA 內(nèi)部，用于 存貯信號(hào)處理的系數(shù)、中間結(jié)果等，這對(duì)于電子系統(tǒng)的智能化的設(shè)計(jì)功能提供了技術(shù)支持。 （ 3） 時(shí)鐘鎖定和倍頻技術(shù) 時(shí)鐘鎖定和倍頻技術(shù) 是 Altera 的 10K 系列，解決了時(shí)鐘脈沖延遲和許多偏斜問題，并使 PLD 內(nèi)部時(shí)鐘更高，可達(dá) 100MHz以上的是單個(gè) 16bit 乘法器的速度。這需要大帶寬高速實(shí)時(shí)信號(hào)。延遲可達(dá)納秒級(jí)，結(jié)合 CPLD/FPGA 時(shí)鐘的并行工作方式，在超高速應(yīng)用領(lǐng)域和實(shí)時(shí)測(cè)控方面有非常廣闊的應(yīng)用前景。 （ 4） 電子設(shè)計(jì)自動(dòng)化 EDA 工具 用戶對(duì)設(shè)計(jì)的輸入綜合仿真非常方便是因?yàn)橛?EDA 工具， Altera 的 MaxPlusII 給用戶提供了豐富的宏庫和 LPM(Library of Parameterized Modules)。 Unix/Windows 共存開發(fā)環(huán)境轉(zhuǎn)換的是 EDA 環(huán)境。事實(shí)上，硬件描述語言是符合國(guó)際標(biāo)準(zhǔn)的，用來進(jìn)行電子系統(tǒng)設(shè)計(jì)和產(chǎn)品開發(fā)是 VHDL或 VERILOGHDL。因?yàn)殚_發(fā)工具的通用性，設(shè)計(jì)語言的標(biāo)準(zhǔn)化以及設(shè)計(jì)過程基本與所用的 CPLD/FPGA 器件的硬件結(jié)構(gòu)沒有任何關(guān)系，所以兼容性和可移植性是設(shè)計(jì)成功的各類邏輯功能塊軟件的原因。它幾乎可以用于任何型號(hào)的CPLD/FPGA 中，從而使得片上系統(tǒng)的產(chǎn)品設(shè)計(jì)效率大 幅度提高，使其應(yīng)用更為廣泛和方便。 （ 5） 開發(fā)周期短 內(nèi)部資源豐厚及功能強(qiáng)大是 FPGA 的優(yōu)點(diǎn)，以及相應(yīng)的 EDA 軟件功能完善和強(qiáng)大仿真能力便捷而實(shí)時(shí)開發(fā)過程形象而直觀兼之硬件因素涉及甚少，一些 EDA 專家指出未來的大系統(tǒng) FPGA 設(shè)計(jì)僅是各類再應(yīng)用邏輯與 IP 核 CORE 的拼裝。 TI公司認(rèn)為現(xiàn)成邏輯合成一個(gè) ASIC80 功能可用 IP 核等，因此可在非常短的時(shí)間內(nèi)完成很復(fù)雜的系統(tǒng)設(shè)計(jì)。 基于 FPGA的電子密碼鎖設(shè)計(jì) 9 FPGA 的設(shè)計(jì)流程 設(shè)計(jì)輸入 的 三種方式 是 硬件描述語言、狀態(tài)圖與原理圖輸入 。 針對(duì)給定的電路實(shí)現(xiàn)功能 和 實(shí)現(xiàn)此電路的約束條件 （例如 速度、 功耗、成本及電路類型等 ），就是 設(shè)計(jì)綜合 ，可以用計(jì)算機(jī)優(yōu)化進(jìn)行處理，得到 一個(gè)電路設(shè)計(jì)方案 且能夠 滿足上述要求 。它可以集成HDL 文件或相應(yīng)文件 等 ， 其結(jié)果是一個(gè) 必須滿足功能和約束條件 的 期望 的 硬件電路實(shí)現(xiàn)方案 ，且能夠滿足各種約束描述。 對(duì)于綜合來說，可能有多個(gè) 方案滿足要求 ， 一個(gè)最優(yōu)的或著接近最優(yōu)的結(jié)果將 在 綜合工具 中產(chǎn)生，所以，綜合的過程就是設(shè)計(jì)目標(biāo)的優(yōu)化過程， 得到的結(jié)構(gòu)和綜合工具的工作性能 有關(guān) 。從廣義講，功能與時(shí)序仿真和電路驗(yàn)證 全都包含到 設(shè)計(jì)驗(yàn)證 中，對(duì)已實(shí)現(xiàn) 設(shè)計(jì) 進(jìn)行完整的測(cè)試用 設(shè)計(jì)軟件包 就是仿真， 物理環(huán)境工況模擬。僅 對(duì)邏輯功能進(jìn)行測(cè)試模擬 的仿真是 功能仿真 ，用來了解器件的功能能否達(dá)到原設(shè)計(jì)的要求，仿真的過程中不加入時(shí)序的信息，也不涉及到各種器件的硬件特性，例如 延時(shí)特性； 但是在布局布線后， 提取有關(guān)的器件延時(shí)、連線延時(shí)等時(shí)序參數(shù)， 之后再進(jìn)行的仿真就是 后仿真， 它是最能接近真是器件的運(yùn)行的。 利用實(shí)現(xiàn)工具 來吧 邏輯映射到目標(biāo)器件結(jié)構(gòu)的資源中 就是 設(shè)計(jì)實(shí)現(xiàn) ，它能夠決定 邏輯的最佳布局， 進(jìn)行 連線的布線通道 時(shí)用戶根據(jù) 選擇邏輯與輸入輸出功能 來選擇的，之后產(chǎn)生相對(duì)應(yīng)的文件。它的五個(gè)步驟分別為 轉(zhuǎn)換、映射、布局與布線、時(shí)序提取和配置 。在設(shè)計(jì)實(shí)現(xiàn)的過 程中，需要對(duì)一個(gè)設(shè)計(jì)的實(shí)際功能的延時(shí)和估計(jì)的布線延時(shí)進(jìn)行時(shí)序分析在映射后 ； 在布局布線后， 靜態(tài)分析也是必要的，對(duì) 實(shí)際布局布線的功能塊的延時(shí)和實(shí)際布線延時(shí) 分析。從某些方面看， 整個(gè) FPGA 設(shè)計(jì)中最重要的步驟 就是 靜態(tài)時(shí)序分析 ，它允許設(shè)計(jì)者詳盡地分析所有關(guān)鍵路徑并得出一個(gè)有次序的含有其他調(diào)試信息的報(bào)告 。 能夠?qū)崿F(xiàn)一下功能的是 靜態(tài)時(shí)序分析器 ，其功能包括為了使 計(jì)算各通路性能 而 檢查設(shè)計(jì)的邏輯和時(shí)序，識(shí)別可靠的蹤跡，檢測(cè)建立和保持時(shí)間的配合 。芯片配置就是用戶不要求 產(chǎn)生輸入激勵(lì)或測(cè)試矢量 在時(shí)序分析中，而后下載正確的 功能仿真與時(shí) 序仿真 ，具體的 FPGA 芯片中 需要下載 綜合后形成的位流 。 直接由計(jì)算機(jī)經(jīng)過專用下載電纜進(jìn)行配置 和 由外圍配置芯片進(jìn)行上電時(shí)自動(dòng)配置是 FPGA 設(shè)計(jì) 的 兩種配置形式 。電路驗(yàn)證幾十 FPGA 器件內(nèi)部下載位流文件后 再 進(jìn)行實(shí)際器件的物理測(cè)試 ， 當(dāng)?shù)玫秸_的驗(yàn)證結(jié)果后就證明了設(shè)計(jì)的正確性。 FPGA 投片生產(chǎn) 中具有較大意義的就是 電路驗(yàn)證 基于 FPGA的電子密碼鎖設(shè)計(jì) 10 以系統(tǒng)方案為輸入，進(jìn)行 RTL級(jí)描述、功能仿真（ RTL級(jí)仿真）、邏輯綜合、布線前門級(jí)仿真、適配（布局布線）、時(shí)序仿真（布線后門級(jí)仿真）、時(shí)序分析、器件編程、系統(tǒng)驗(yàn)證 等 一系列流程 就是 FPGA 設(shè)計(jì)系統(tǒng)方案 完成之后 的 設(shè)計(jì)實(shí)現(xiàn)階段的工作 ， 其設(shè)計(jì)流程如下圖所示。需要說明的是，如果仿真驗(yàn)證不對(duì)或者某一步有錯(cuò)，就要返回修改。RTL 級(jí)描述、系統(tǒng)方案、約束和測(cè)試激勵(lì)等 就 有必要檢查和修改 。有時(shí)， 原理圖 包括對(duì) RTL級(jí)的描述或者 HDL 設(shè)計(jì)代碼 是最多的也是最有效的。流程要重新走一遍在修改之后，有的時(shí)候則要反復(fù)的修改，最后的設(shè)計(jì)就是這樣經(jīng)過多次的修改之后完成的。 在理論中講， 系統(tǒng)級(jí) （ 系統(tǒng)功能、參數(shù)定義 ） 、算法級(jí) （ 描述系統(tǒng)功能行為 ） 、 RTL級(jí)、門級(jí) （ 邏輯門 ） 、電路級(jí) （ 晶體管 ） 、版圖級(jí) （ 物理工藝 ）為 VLSI（ Ultra Large Scale Integration，超大規(guī)模集成電路）的設(shè)計(jì)描述 的 6 個(gè)層次 [1， 2]。 行為域描述、結(jié)構(gòu)域描述、物理域描述 為 每一級(jí) 的 3 個(gè)側(cè)面 。 但在實(shí)際情況中往往把算法級(jí)行為域描述或者RTL級(jí)行為域描述都稱為行為級(jí)描述。 圖 21 FPGA設(shè)計(jì)流程 系統(tǒng)設(shè)計(jì)要求 模塊劃分及其功能描述 各模塊接口信號(hào)定義 系統(tǒng)行為描述 系統(tǒng)行為仿真 系統(tǒng)設(shè)計(jì)方案 時(shí)序、同步、算法測(cè)試等方案 基于 FPGA的電子密碼鎖設(shè)計(jì) 11 硬件描述語言 Verilog Verilog 語言簡(jiǎn) 介 目前數(shù)字系統(tǒng)的設(shè)計(jì)可以直接面向用戶需求，自上而下地逐層完成相應(yīng)的描述、綜合、優(yōu)化、仿真與驗(yàn)證，直到生成器件，實(shí)現(xiàn)電子設(shè)計(jì)自動(dòng)化是根據(jù)系統(tǒng)的行為和功能要求的。從抽象到具體級(jí)別硬件的工業(yè)標(biāo)準(zhǔn)語言是用 Verilog來描述的。 Verilog支持硬件的設(shè)計(jì)、驗(yàn)證、綜合和測(cè)試，以及硬件設(shè)計(jì)數(shù)據(jù)的交換、維護(hù)、修改和硬件的實(shí)現(xiàn)的優(yōu)點(diǎn)是具有描述能力強(qiáng)、生命周期長(zhǎng)、支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用的。 用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為和功能的主要是 Verilog，他程序結(jié)構(gòu)特點(diǎn)的兩部分是將一個(gè)電路模塊或一個(gè)系統(tǒng)分成端口和 內(nèi)部功能算法實(shí)現(xiàn)的。對(duì)于一個(gè)電路模塊或者數(shù)字系統(tǒng)來說，定義了外部端口后，一旦完成內(nèi)部功能算法，其他的系統(tǒng)就可以直接依據(jù)外部端口調(diào)用該電路模塊或數(shù)字系統(tǒng)，而不需要知道他的內(nèi)部結(jié)構(gòu)和算法。 Verilog的特點(diǎn)使得電子系統(tǒng)新的設(shè)計(jì)方法“自頂向下”設(shè)計(jì)方法更加容易實(shí)現(xiàn)?？梢韵葘?duì)整個(gè)系統(tǒng)進(jìn)行方案設(shè)計(jì)，按功能劃分成若干單元模塊，然后對(duì)每個(gè)單元模塊進(jìn)一步細(xì)分，直到簡(jiǎn)單實(shí)現(xiàn)的單元電路。 Verilog語言的設(shè)計(jì)流程如下圖： 圖 22 Verilog 的設(shè)計(jì)流程 Verilog 語言的優(yōu)點(diǎn) 相比于其他硬件描述語言， Verilog語言有以下幾個(gè)優(yōu)點(diǎn)： （ 1） 綜合技能電路的設(shè)計(jì)，又可以用于模擬仿真。 （ 2） 對(duì)所設(shè)計(jì)的系統(tǒng)加以描述可以從多個(gè)層次上，如開關(guān)級(jí)、門級(jí)、寄存器傳輸級(jí)（ RTL）到行為級(jí)等；語言不對(duì)規(guī)模施加任何限制。 （ 3） 靈活多