【導讀】在成本高、調(diào)試困難和不易建立模型等缺點。微電子技術(shù)的發(fā)展，推動了可編程邏輯技。FPGA實現(xiàn)高精度時間間隔測量具有很大的現(xiàn)實意義。的仿真驗證，結(jié)果表明，基于差分延遲線測量的分辨率最高，消耗硬件資源最少?；A(chǔ)之上，在Altera公司CycloneII系列的EP2C8Q208C8N芯片中實現(xiàn)分辨率為43ps. 設(shè)計主要包括四個部分：系統(tǒng)時鐘模塊、粗測量單元、細測量單元、數(shù)。特點，是一種較優(yōu)的設(shè)計方案，有著很好的應(yīng)用前景。

　　

【正文】 (start/stop)信號延遲內(nèi)插和時鐘信號延遲內(nèi)插。 （ 1) 事件信號延遲內(nèi)插 圖 N個延遲單元 、 同步電路、鎖存電路及延遲補償電路組成，延遲單元的延遲為 Δτ 。 清華 大學 2020 屆畢業(yè)設(shè)計說明書 第 20頁 共 36頁 圖 事件延遲內(nèi)插器 事件信號沿經(jīng)過延遲補償后，出現(xiàn)在補償延遲電路的輸出端，之后維持高電平。這個高電平經(jīng)過延遲 Δτ 后，出現(xiàn)在第 1 個延遲單元的輸出端，每經(jīng)過 Δτ ， 下一個延遲單元的輸出端將會出現(xiàn)上升沿信號，每個延遲單元的輸出端與相應(yīng)觸發(fā)器的 D 端相連。圖 中 下部的鎖存信號是事件信號與時鐘信號同步產(chǎn)生的 [22]。當時鐘信號的上升沿到來時，若此時事件信號為高電平，同步器產(chǎn)生鎖存信號，鎖存過程耗時等于補償延遲。鎖存信號上升沿鎖定事件信號經(jīng)過各延遲單元后的狀態(tài)。假定時鐘周期 TCLK = N Δτ ， Δτ 為事件信號與時鐘信號之間的時間間隔， 0 ≤τ≤Tclk ， 鎖存結(jié)果 Qi(0 ≤i≤N) 反映了 τ 的量化值，量化單位 (即分辨率 )為 Δτ 。如表 ： 表 事 件 延遲內(nèi) 插技 術(shù)的量 化編碼 量化值 Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 Q8 Q9 0 1 0 0 0 0 0 0 0 0 0 1 1 1 0 0 0 0 0 0 0 0 2 1 1 1 0 0 0 0 0 0 0 3 1 1 1 1 0 0 0 0 0 0 4 1 1 1 1 1 0 0 0 0 0 5 1 1 1 1 1 1 0 0 0 0 6 1 1 1 1 1 1 1 0 0 0 7 1 1 1 1 1 1 1 1 0 0 8 1 1 1 1 1 1 1 1 1 0 9 1 1 1 1 1 1 1 1 1 1 在整個時間內(nèi)插過程中， 1 的個數(shù)在隨著量化值的增加遞加， 1 和 0 交替處對應(yīng)位置反映了時間內(nèi)插的量化值。這個規(guī)律和水銀柱溫度計表征溫度的規(guī)律相同，因此稱Qi 的編碼為溫度計編碼。 清華 大學 2020 屆畢業(yè)設(shè)計說明書 第 21頁 共 36頁 (2) 時鐘信號延遲內(nèi)插 如果對時鐘信 號 CLK0進行延遲 ， 將會得到一個與時基信號同頻的時鐘信號 ， 兩個時鐘信號的相位不同 。 假定延遲為 Δτ ， 時鐘信號周期 為 Tclk，兩 個時鐘信 號的相移為 2π Δ τ/ Tclk。 適當選取延遲單元的延遲 Δτ ， 使 Δ τ = Tclk / N， N為整數(shù) ， 采用時鐘數(shù)字移相技術(shù)可以獲取一系列的同頻時鐘信 號 CLKi(0 ≤ i ≤ N ) ，用 N個時鐘信號對事件信號 EVENT 進行鎖定 ，鎖定輸出結(jié)果 為 Qi(0≤ i≤ N)， Qi可以量化 EVENT與 CLK0之間的時間間隔，從而實現(xiàn)時間內(nèi)插。如圖 所示： 圖 時 鐘 信號延遲內(nèi)插 如表 所示事件信號延遲內(nèi)插與時基信號延遲內(nèi)插的量化編碼正好相反 。 兩種延遲時間內(nèi)插方法的測時分辨 率 都等于延遲單元的延 遲 Δτ ，延遲單元的延遲特性直接影 響了延遲時間內(nèi)插方法的分辨率與精度。 表 時基 延遲內(nèi) 插技 術(shù)的量 化編碼 量化值 Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 Q8 Q9 0 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 2 0 0 1 1 1 1 1 1 1 1 3 0 0 0 1 1 1 1 1 1 1 4 0 0 0 0 1 1 1 1 1 1 5 0 0 0 0 0 1 1 1 1 1 6 0 0 0 0 0 0 1 1 1 1 7 0 0 0 0 0 0 0 1 1 1 8 0 0 0 0 0 0 0 0 1 1 9 0 0 0 0 0 0 0 0 0 1 清華 大學 2020 屆畢業(yè)設(shè)計說明書 第 22頁 共 36頁 (3) 差分延遲內(nèi)插 由延遲時間內(nèi)插的原理 可 以看出，事件延遲時間內(nèi)插的測 時 分 辨率等 于 Δτ ，時鐘延遲時間內(nèi)插的測時分 辨 率取決于時鐘信號的 數(shù) 字相移。假定時基 信號周期 為 Tclk，Δ τ = Tclk/N， 在時基延遲時間內(nèi)插中 ， 時基信號延 遲 τ 1 ， 若滿 足 τ 1/ Δ τ 為整數(shù) ， 并且 τ 1/Δ τ 與 N互質(zhì) ， 可以保證數(shù)字移相時鐘信號的相位與原時基信號的相位均勻分布在 0至 2π 之間。 假定時鐘信號集 {CLKn}中相鄰兩個時鐘信號延遲為 τ1 ，其中 0≤n i≤N ?1，τ 1/Δτ 為整數(shù) ， 且 τ 1/Δτ 與 N 互質(zhì)。 {CLKn }經(jīng)過時鐘分配電路，可得到相移為 2π/ N 時鐘信號集 {CLKn}。如圖 所示 ，對于 0≤i≤ N ?1 ， clki?1的上升沿與 clki的上升沿之間的時間間隔為 τ 1 。而 CLKi ?1 的上升沿與 CLKi， 的上升沿之間的時間間隔為 Δτ 。 圖 數(shù)字移 相 時鐘信號的再分配 假設(shè) M=τ 1/ Δ τ ,CLKi與 clki 滿足： CLK(iM)modN = clki， 0≤i≤ N () 根據(jù)式 ，采用圖 ，可利用延遲 M Δτ 的延遲單元得到 Δτ 的測時分辨率 。 基于時鐘 信號延遲的內(nèi)插方法需要 Δ τ= Tclk/N個延遲單元 ， 隨著 Δτ 減小 ， 延遲數(shù)且呈現(xiàn)增加趨勢 ， 針對這一問題 ， 提出了差分信號雙延遲的時間內(nèi)插方法，具體實現(xiàn)過程如圖 ： 清華 大學 2020 屆畢業(yè)設(shè)計說明書 第 23頁 共 36頁 圖 差分延遲時間 內(nèi)插 圖 (start/stop)信號延 遲 τ 1要大 于 τ 2，當 鎖存電路的輸出由 1跳變?yōu)?0時 ,輸出結(jié)果，測量的分辨率為 Δ τ =τ 1?τ 2 。 差分延遲時間內(nèi)插法克服了事件延遲和時鐘延遲內(nèi)插分辨率由延遲單元決定的缺 點，在可編程器件內(nèi)部，延遲單元一般延遲在 ns級，最小延遲也在幾百 ps，事件延遲和時鐘延 遲測量的測量分辨率由可編程器件的工藝決定 ， 而差分延遲解決了由器件決定 精度的不足 ， 它由事件延遲單元與時鐘延遲單元之間的差值決定了其精度 ， 從而獲得小于延遲單元延遲的測時分辨率 。 在時基周期和測時分辨率固定的情況下 ， 差分延遲時間內(nèi)插所需延遲單元的數(shù)目也要少于單一的時基延遲內(nèi)插或事件信號內(nèi)插方式 [2426]。 清華 大學 2020 屆畢業(yè)設(shè)計說明書 第 24頁 共 36頁 4 總體設(shè)計 實現(xiàn)方案 為了達到高精度的時間間隔測量目的，實現(xiàn)中首先架構(gòu)了時間間隔測量系統(tǒng)， 系統(tǒng)共分為六部分：時鐘產(chǎn)生模塊、測量模塊、數(shù)據(jù)處理模塊、數(shù)據(jù)存儲模塊、通信模塊和顯 示模塊。 其中，時鐘有外部電源及 FPGA 內(nèi)部 PLL 鎖相環(huán)提供，其余模塊均有 FPGA 結(jié)合外部電路實現(xiàn)。 系統(tǒng)框圖如圖 所示。 圖 時 間 間隔測量系統(tǒng)框圖 目前國 際上在短時間間隔測量領(lǐng)域已達到 15ps 200ps量級 , 其實現(xiàn)主要基于 CMOS工藝和 ASIC 電路 , 工藝要求嚴格、設(shè)計周期長、開發(fā)費用高昂、設(shè)計不夠靈活。由于復(fù)雜可編程邏輯器件 ( FPGA) 內(nèi)部嵌有 PLL 或 DLL 模塊 , FPGA 內(nèi)嵌的 PLL 可以產(chǎn)生精確的相移延遲 , 所以 FPGA 是應(yīng)用于短時間間隔 測量比較好的硬件平臺。因此基于 FPGA 內(nèi)部的 PLL鎖相單元 , 利用高速時鐘的精確移相延遲 , 實現(xiàn)優(yōu)于 1ns的量化時間間隔 , 與高速時鐘計數(shù)器相結(jié)合 , 使時間間隔測量范圍達到 200ns43s、精度達到 0. 83ns, 對應(yīng)脈沖激光測距機 的測距精度。 系統(tǒng)基于 Altera 公司的 EP2S130F780C4, 采用 100MHz 的基準時鐘 , 通過增強型的PLL 模塊實現(xiàn) 12 位量化時間間隔。圖中各單元功能如下 : 邏輯控制單元實現(xiàn)短時間間隔提取、數(shù)據(jù)讀取控制等 ， 短時間間隔測量單元基于 PLL 量化測量短時間間隔 ， 測量數(shù)據(jù)進編碼單元轉(zhuǎn)化為二進制數(shù)據(jù) ， 由于基于 PLL 的時間量化間隔為 5/6ns, 數(shù)字時間轉(zhuǎn)換器將量化間隔計數(shù)值轉(zhuǎn)化為時間 ， 高速計數(shù)器用于對基準時鐘計數(shù) ,得到粗量化的結(jié)果 , 可以通過增加計數(shù)器量程擴大時間間隔測量范圍 ， 時間校正單元將數(shù)據(jù)進行校正、整合處理并輸出。 信號源 計 器 單 元 通信單元 存儲單元 顯示單元 處理單元 清華 大學 2020 屆畢業(yè)設(shè)計說明書 第 25頁 共 36頁 主要模塊 設(shè)計與實現(xiàn) 主控芯片的選擇：主控芯片選擇 FPGA 型號為 EP2C8Q208C8N， EP2C8Q208C8N 屬于CycloneⅡ系列， EP2C 為系列標識，屬于 CycloneⅡ， 8 是器件型號， Q 代表封裝為 PQFP，208 是引腳數(shù)， C代表 應(yīng)用級別為商品級， 8 代表速度等級， N代表符合無鉛標準。該型號 FPGA 有 138個 I/O 口，工作電壓為 ～ ，工作溫度為 0℃ ～ 85℃ 。 FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個部分。 現(xiàn)場可編程門陣列（ FPGA）是可編程器件。與傳統(tǒng)邏輯電路和門陣列（如 PAL， GAL及 CPLD 器件）相比， FPGA 具有不同的結(jié)構(gòu)， FPGA利用小型查找表（ 161RAM ）來實現(xiàn)組合邏輯，每個查找表連接到一個 D 觸發(fā)器的輸入端，觸發(fā)器再來驅(qū)動其他邏輯電路或驅(qū)動 I/O，由此構(gòu)成了既可實現(xiàn)組合邏輯功能又可實現(xiàn)時序邏輯功能的基本邏輯單元模塊，這些模塊間利用金屬連線互相連接或連接到I/O 模塊。 FPGA 的邏輯是通過向內(nèi)部靜態(tài)存儲單元加載編程數(shù)據(jù)來實現(xiàn)的，存儲在存儲器單元中的值決定了邏輯單元的邏輯功能以及各模塊之間或模塊與 I/O 間的聯(lián)接方式，并最終決定了 FPGA 所能實現(xiàn)的功能， FPGA 允許無限次的編程 . 主控 電路如圖所示： 圖 主控芯片 FPGA管腳圖 清華 大學 2020 屆畢業(yè)設(shè)計說明書 第 26頁 共 36頁 主控芯片的外接電路如圖所示： 圖 主控芯片的外接電路 外接電路的作用是：起擴展作用，使得 FPGA 可以與更多外界模塊連接，擴充 FPGA的功能，達到想要的目的。 系統(tǒng)時 鐘 產(chǎn)生模塊 對于數(shù)字電路來說 ， 設(shè)計不良的時鐘在極限溫度 、 電壓 、 或者制造工藝存在偏差的 情況下將導致系統(tǒng)的錯誤行為 ， 所以可靠的時鐘設(shè)計非常的關(guān)鍵 。 在 FPGA中通常采用四種時鐘：全局時鐘、門控時鐘、多級邏輯時鐘和波動時鐘。 而對于一個設(shè)計項目來說，全局時 鐘 (或同 步時 鐘 )是最簡單和可預(yù)測的時鐘 。在 FPGA 的設(shè)計中最好的時鐘方案是由專門的全局時鐘輸入引腳驅(qū)動單個主時鐘去控制設(shè)計中的每一個觸發(fā)器 。 FPGA芯片一般都具有專門的全局時鐘引腳 ， 在設(shè)計中采用全局時鐘，因為全局時鐘能夠提供器件中最短的時鐘到輸出的延遲。 Altera公司生產(chǎn)的 CycloneII系列芯片 EP2C8Q208C8N是一款高性能的 FPGA 芯片， 它提供了強大的時鐘管理，每個器件有鎖相環(huán) PLL，具有 PLL 重配置、擴頻時鐘、可變相移和延遲偏移等功能 ， 滿足片內(nèi)和片外的時鐘管理 。 芯片提供的 PLL可以保證芯片內(nèi)時鐘信號的零延遲和低的時鐘歪斜 (CLOCKSkew)，同時可以方便的實現(xiàn)對時鐘信號的常用控制，如移相、倍頻、分頻等。 電源模塊及鎖相環(huán)分別如圖 、 。 清華 大學 2020 屆畢業(yè)設(shè)計說明書 第 27頁 共 36頁 圖 電源模塊 圖 鎖相環(huán) 測量模塊 測量模塊實際就是個計數(shù)器，在 start和 stop的控制下，開始和結(jié)束計數(shù)，并將輸出結(jié)果傳送至數(shù)據(jù)處理單元 。 但是在實現(xiàn)上 ， 數(shù)字電路對數(shù)據(jù)和時鐘的關(guān)系有一定的要求，也就是建立時間 (Setup time)和保持時間 (Hold time)必須得到滿足，否則輸出狀態(tài)就不穩(wěn)定 ， 結(jié)果就不 可預(yù)計 。 建立時間是指在觸發(fā)器的時鐘信號上升沿到來之前 ， 數(shù)據(jù)穩(wěn)定不變的時間，如果建立時間不夠，數(shù)據(jù)就不能在上升沿到來時打入觸發(fā)器。保持時間是指在觸發(fā)器的時鐘信號上升沿到來之后 ， 數(shù)據(jù)穩(wěn)定不變的時間 ， 如果保持時間不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。 清華 大學 2020 屆畢業(yè)設(shè)計說明書 第 28頁 共 36頁 圖 建 立 時間和保持時間示意圖 電路的設(shè)計難點在時序分析，而時序設(shè)計的實質(zhì)就是滿足每一個觸發(fā)器的建立和保持時間的要求。 通常不穩(wěn)定狀態(tài)在高速的情況下更容易發(fā)生，何況采樣時鐘高達 200MHz，而通常一個時鐘周期只有 5ns。常用的方法是用兩個觸發(fā)器來消除不穩(wěn)定狀態(tài)， 但是此方法常常被用于在跨時