【正文】 的人格魅力對(duì)我影響深遠(yuǎn)。 35 參考文獻(xiàn) [1]褚振勇，齊亮等 FPGA 設(shè)計(jì)及應(yīng)用【 M】西安電子科技大學(xué)出版社 2020. [2]楊曉慧，楊旭 FPGA 系統(tǒng)設(shè) 計(jì)與實(shí)例【 M】人民郵電出版社 2020. [3]郝建國，倪 德克 ，鄭燕 基于 NiosⅡ內(nèi)核的 FPGA/電路系統(tǒng)設(shè)計(jì)【 M】 .北京 電子工業(yè)出版社 2020. [4]王傳新 FPGA 設(shè)計(jì)基礎(chǔ)【 M】高等教育出版社 2020. [5]周淑閣 FPGA/CPLD 系統(tǒng)設(shè)計(jì)與應(yīng)用開發(fā)【 M】 .電子工業(yè)出版社 2020. [6]侯伯亨，顧新 VHDL 硬件描述語言與數(shù)字邏輯電路設(shè)計(jì)【 M】西安電子科技大學(xué)出版社 1998. [7]趙強(qiáng)，許杰 電子電路 EDA 技術(shù)【 M】西安電子科技大學(xué)出版社 2020. [8]江思敏 VHDL 數(shù)字電路 及 系統(tǒng)設(shè)計(jì) 【 M】 .北京 :機(jī)械工業(yè)版社 2020. [9]譚會(huì)生，瞿遂 EDA 技術(shù)綜合應(yīng)用實(shí)例與分析【 M】。 在此，我還要感謝同學(xué)對(duì)我的幫助，這段時(shí)間我們之間的相互協(xié)作，不僅促進(jìn)了畢設(shè)的順利完成，同時(shí)也增進(jìn)我們之間的友誼 。 在整個(gè) 畢 業(yè) 設(shè) 計(jì)過程中， 老師 不斷引導(dǎo)我們 ， 幫助我們梳理論文思路，耐心地給我解釋一些細(xì)節(jié)上的、我不理解的問題，并 提出 一些 新的問題，使得我 對(duì)畢 業(yè) 設(shè) 計(jì)課題能夠 有更 深入 的思考，幫助我順利完成畢業(yè)設(shè)計(jì)和論文。同時(shí)采用 EDA 技術(shù)很大程度上縮短了開發(fā)周期，提高了產(chǎn)品可靠性能、縮小了產(chǎn)品體積，在工程應(yīng)用方面顯示出較大的潛力。 相較于 MCU 微控器，以及單片機(jī)，用 FPGA 設(shè)計(jì)實(shí)現(xiàn)計(jì)費(fèi)器，提高了出租車計(jì)價(jià)器的可靠性及通用性。針對(duì)這些問題，可以通過采用合適的液晶顯示屏進(jìn)行顯示，就可以將需要顯示的信息全部顯示出來，增加計(jì)時(shí)模塊，即可以顯示當(dāng)前時(shí)間。 出租車計(jì)價(jià)器在當(dāng)今還是比較熱門的，出租車計(jì)價(jià)器計(jì)數(shù)脈沖來自時(shí)鐘脈沖信號(hào)，脈沖送至計(jì)數(shù)器；動(dòng)態(tài)掃描脈沖由時(shí)鐘提供，將單位脈沖看做行駛的單位公里數(shù)，并在此基礎(chǔ)上進(jìn)行計(jì)費(fèi)與顯示。 在實(shí)際設(shè)計(jì)過程中，我碰到很多問題。 31 第 5 章 總結(jié) 畢業(yè)設(shè)計(jì)是對(duì)我這四年來所學(xué)的專業(yè)知識(shí)的檢驗(yàn)，不僅讓我對(duì)這四年中所學(xué)知識(shí)進(jìn)行了綜合，還讓我溫習(xí)了一些已經(jīng)遺忘的專業(yè)知識(shí)，同時(shí)增長(zhǎng)一些實(shí)踐經(jīng)驗(yàn)，通過自己的努力，希望以后能夠?yàn)樯鐣?huì)做出一點(diǎn)貢獻(xiàn)。 與圖示結(jié)果 相符。所以總價(jià)與 路程關(guān)系正確。當(dāng)計(jì)價(jià) 開始后，不同時(shí)間和不同路程所對(duì)應(yīng)的單價(jià)不同，下面是各個(gè)單價(jià)的簡(jiǎn)要說明：?jiǎn)?價(jià) 是 元， 單 價(jià) 元， 單 價(jià) 是 元， 單 價(jià) 是 。 圖 計(jì)價(jià)器復(fù)位顯示圖 28 圖 顯示的 結(jié)果是 按下 K2— reset 鍵 時(shí) ， 各計(jì)數(shù)器 清零，所以數(shù)碼管顯示為 0。即 ： d=“0000” 時(shí)數(shù)碼管 輸出 0；當(dāng) d=“0001” 時(shí)數(shù)碼管 輸出 1； d=“0010” 時(shí)數(shù)碼管 輸出 2；當(dāng) d=“0011” 時(shí)數(shù)碼管 輸出 3； d=“0100” 時(shí)數(shù)碼管 輸出 4；當(dāng) d=“0101” 時(shí)數(shù)碼管 輸出 5； d=“0110” 時(shí)數(shù)碼管 輸出 6；當(dāng) d=“0111” 時(shí)數(shù)碼管 輸出 7； d=“1000” 時(shí)數(shù)碼管 輸出 8；當(dāng) d=“1001” 時(shí)數(shù)碼管 輸出 9。 數(shù)據(jù) 分配模塊仿真波形 圖 數(shù)據(jù)分配模塊仿真波形圖 在時(shí)鐘信號(hào) CLK 的控制下，將里程信號(hào)百位十位個(gè)位以及十分位，還有費(fèi)用信號(hào)的 26 值分時(shí)輸出。從 波形圖 中可以很容易看出 當(dāng) pause為 1 時(shí)，（ start 為 1且 stop 和 reset 為 0） ，當(dāng)系統(tǒng)時(shí)鐘輸出 60個(gè) 脈沖后 timeout 輸出 25 一個(gè) 脈沖。當(dāng) sp 由 00變?yōu)?10 是 ， clkout 輸出 脈沖所需的系統(tǒng)時(shí)鐘脈沖數(shù) 較之前減少。 分頻模塊設(shè)計(jì) 圖 分頻模塊原理框圖 輸入信號(hào) clk1，輸出信號(hào) clk。 21 數(shù)據(jù)分配模塊設(shè)計(jì) 圖 數(shù)據(jù)分配模塊原理框圖 在時(shí)鐘信號(hào) CLK 的控制下，將里程信號(hào)百位十位個(gè)位以及十分位，還有費(fèi)用信號(hào)的值分時(shí)輸出。 MONEY_CN0=MONEY_CN0。 MONEY_CN0=MONEY_CN0。 MONEY_CN0=MONEY_CN0。 MONEY_CN0=MONEY_CN0。139。 3km 以內(nèi)為起步價(jià)，大于 3km 以后，每行駛 1km 費(fèi)用按 price 進(jìn)行變化，所以需 要路程信號(hào) 標(biāo)志位 enable，當(dāng) enable 為 1 時(shí)，說明此時(shí)所行 路程已經(jīng) 大于 3km，否則小于 3km。當(dāng)計(jì)程為 公里時(shí)，達(dá)到最大計(jì)程范圍，里程的各位被 清零。 表 車輪直徑與每千米所轉(zhuǎn)圈數(shù)對(duì)應(yīng)表 車輪直徑（ mm） 520 540 560 580 DIP 開關(guān)表示 00 01 10 11 對(duì)應(yīng)計(jì)費(fèi)圈數(shù) 640 610 580 550 圖 車輪大小選擇模塊原理框圖 開關(guān) sp控制不同車型所應(yīng)該給出計(jì)程圈數(shù)，達(dá)到所給的圈數(shù)給出相應(yīng)的計(jì)程脈沖，clk 為 輸入脈沖時(shí)鐘信號(hào) ， reset 為復(fù)位鍵， stop 為停止鍵， start 為開始計(jì)價(jià)鍵，所有信號(hào)均為高有效 。 其中 計(jì)價(jià)，計(jì)程， 計(jì)時(shí) ，數(shù)據(jù)分配 和 尺寸大小選擇模塊都使用相同的時(shí)鐘脈沖，均 由 分頻模塊將系統(tǒng)時(shí)鐘經(jīng)過分頻后 傳送給 各個(gè)模塊 。第二步， 打開將要 生成元件的主代碼頁面，然后選擇 File Create/_Update Create Symbol Files for Current .bdf 文件的空白處左鍵雙擊一下，彈出一個(gè) Symbol 的窗口，在左邊窗口處選擇 17 需要的器件，在 Project 下是自己 的代碼 生成的 元件 。再根據(jù) pause 信號(hào) 判斷行駛或是停止等待。行駛狀態(tài)是輸出模擬滿公里數(shù)的信號(hào) clkout。該模塊的時(shí)鐘使用控制模塊輸出的信號(hào)。當(dāng)出租車啟動(dòng)并行駛的過程中，當(dāng)時(shí)鐘的上升沿檢測(cè)到公里信號(hào)（輸入端 clkout）為 1 時(shí)，對(duì)路程計(jì)數(shù)器的個(gè)位和十位進(jìn)行加法計(jì)數(shù)，并在累計(jì)路程超過 3km 是，讓標(biāo)志位 enable 為高電平，該信號(hào)將傳給控制模塊。 7:00 至 22:00 行駛時(shí)，超過 3 km 未達(dá) 20km 后在 10 元基礎(chǔ)上每行駛 1km 車價(jià)加 2 元，行駛路程達(dá)到或超過 20 km 后 ,車費(fèi)變成按每公里 元開始計(jì)價(jià)；在 22:00 至7:00 行駛時(shí)，超過 3 km 未達(dá) 20km 后在 15 元基礎(chǔ)上每行駛 1km 車價(jià)加 4 元，行駛路程達(dá)到或超過 20 km 后，車費(fèi)變成按每公里 5元開始計(jì)價(jià)。 13 第 3 章 系統(tǒng)的設(shè)計(jì) 總體設(shè)計(jì) 出租車計(jì)價(jià)器的設(shè)計(jì)要求 按照計(jì)價(jià)標(biāo)準(zhǔn)能 實(shí)現(xiàn)計(jì)價(jià)功能；實(shí)現(xiàn)預(yù)置功能：能預(yù)置起步價(jià)、每公里收價(jià)、行車加價(jià)里程；實(shí)現(xiàn)模擬功能：能模擬汽車啟動(dòng)、停止、暫停等狀態(tài)。 Altera 器件編程的連接硬件包括 ByteBlaster 并口下載電纜， ByteBlasterMV 并口 12 下載電纜， MasterBlaster 串行 /USB 通信電纜， BitBlaster 串口下載電纜。 實(shí)驗(yàn)箱簡(jiǎn)述 本設(shè)計(jì)采用的實(shí)驗(yàn)箱為 LTE_EDA_02F 型 EDA/SOC 實(shí)驗(yàn)開發(fā)系統(tǒng)，選用的芯片為EP2C5Q208C8。 器件 編程與配置是指設(shè)計(jì)輸入編譯成功后，設(shè)計(jì)者試用器件編譯 器 將 編程 文件下載到 實(shí)際器件 的過程 。適配完成后 ， 生成可用于時(shí)序仿真的仿真文件和可用于編程的 編程文件 。 QuartusⅡ 軟件 同時(shí)允許用戶在需要對(duì)器件的編譯或變成進(jìn)行必要的條件約束的環(huán) 11 境下， 使用 分配 編輯 器 設(shè)定 初始設(shè)計(jì)的約束條件。 利用 QuartusⅡ 集成開發(fā)軟件 進(jìn)行可編程邏輯器件開發(fā)的全 部 過程 包括以下步驟 ：設(shè)計(jì)輸入、綜合、 布局布線 、驗(yàn)證和仿真，以及可編程邏輯器件的編程和配置。 QuartusⅡ 集成開發(fā)軟件 不僅支持利用硬件描述語言通過文本編輯的方 法 完成電路設(shè)計(jì) ， 而且該軟件也提供類似傳統(tǒng)電子設(shè)計(jì)中繪制電路圖的輸入方式。既支持 同步電路 也支持 異步電路 ；既支持 TTL 電路 ，也支持 CMOS 電路 ；即可以采用 CPLD 芯片實(shí)現(xiàn) ，也可以采用FPGA 芯片實(shí)現(xiàn)。 是一種 工業(yè)語言，設(shè)計(jì)者， EDA 開發(fā)工具的 供應(yīng)商和 IC 芯片 生產(chǎn)商都要遵循這一標(biāo)準(zhǔn)，因此它具有設(shè)計(jì)和開發(fā)環(huán)境，具有電路實(shí)現(xiàn)工藝以及采用的實(shí)現(xiàn)芯片 無關(guān) 的 10 特點(diǎn) ， 設(shè)計(jì)成果便于移植，交流和二次開發(fā)。與 ENTITY 一樣 ，可以采用除 VHDL 關(guān)鍵字以外 的 任何 名稱為 ARCHITECTURE 命名 ，并且允許和 ENTITY 具有 相同的名稱。 端口的信號(hào) 模式是 以下 4中 之一： IN,OUT,INOUT,BUFFER。 9 實(shí)體 ：是用來描述電路的所有輸入 /輸出 引腳 ， 其語法結(jié)構(gòu)如下： ENTITY entity_name IS POQT ( Pore_name:signal_model signal_type。經(jīng)過 聲明 之后，在設(shè)計(jì)中就可以調(diào)用庫中的代碼了。 VHDL 代碼結(jié)構(gòu) 1．代碼基本單元 一段獨(dú)立的 VHDL 代碼 至少包含 3 個(gè) 組成部分： 庫 （ LIBRARY）聲明 ：列出了當(dāng)前 設(shè)計(jì)中 需要用到的所有庫文件，如 ieee,std 和 work等 。一段 VHDL 代碼 編寫完成后，用戶可以使用可編程邏輯器件來實(shí)現(xiàn)整個(gè)電路。 使用 VHDL 語言 描述 的 電路 ， 可以進(jìn)行綜合與仿真。 8 VHDL 是 VHSIC Hardwar Description Language（ VHSIC 硬件描述語言 ） 。 SRAM 型 FPGA 的突出優(yōu)點(diǎn) 是可反復(fù)編程，系統(tǒng)上電 時(shí) ，給FPGA 加載不同 的配置數(shù)據(jù)就可以完成不同的硬件 功能 ，甚至在系統(tǒng)運(yùn)行 中 改變配置， 實(shí)現(xiàn) 系統(tǒng)功能的動(dòng)態(tài)重構(gòu)。分段互連型 FPGA 中 具有多種不同長(zhǎng)度的金屬線， 各 金屬 線段之間 通過開關(guān) 矩陣 或反熔絲編程鏈接，走線靈活方便， 但 走線 延時(shí) 無法預(yù)測(cè)；連續(xù)互連型 FPGA是 利用相同長(zhǎng)度的金屬線， 連接 與距離遠(yuǎn)近無關(guān)，布局走線是固定的和可預(yù)測(cè)的。按邏輯 功能 模塊的大小分類， FPGA可以 分為細(xì)粒度 FPGA 和 粗粒度 FPGA。 FPGA 器件 內(nèi) 嵌入 更多功能 模塊 現(xiàn)在 ， FPGA 器件 中已經(jīng)廣泛 嵌入 RAM/ROM 等存儲(chǔ) 模塊，嵌入了 DSP 模塊 、硬件乘法器等，可實(shí)現(xiàn)快速的乘法累 加 操作，比 DSP 芯片 快很多倍。工作 電壓的 降低使得芯片的功耗也顯著減少，這樣 使 FPGA 器件 可適 用于 便攜 、 低功耗應(yīng)用場(chǎng)合 ，如 移動(dòng) 通信設(shè)備、個(gè)人數(shù)字助理等。 、高集成 度 方向 進(jìn)一步發(fā)展 由于 微電子制作工藝的超高速發(fā)展， FPGA 在性能、 容量方面取得 的 進(jìn)步非常顯著 ，有人認(rèn)為 ：目前多數(shù)系統(tǒng)的瓶頸是處理器、音頻及數(shù)據(jù)的系統(tǒng)引起的 I/O 帶寬 問題。 FPGA 是一種基于 查 找 表 （ LUT, Look Up Table） 的 可編程邏輯器件，主要 由 邏輯單 6 元 （ LE,Logic Element）構(gòu)成 的 可配置邏輯塊，可編程 I/O 和 可編程內(nèi)部互聯(lián)模塊組成。 EDA 還可進(jìn)行 電路仿真，就是把電子器件或電路模塊以數(shù)學(xué)模型表示，并配合數(shù)值分析的方法，實(shí)現(xiàn)電路的 功能 模擬及特性分 析 。 尤其 是集成電路 的設(shè)計(jì)，器件在焊接班上就無法組成向集成電路內(nèi)部那樣機(jī)密復(fù)雜的電子電路，裝配 版 上的寄生參數(shù) 與 集成環(huán)境中的完全不同 。此階段 主要出現(xiàn)了高級(jí)語言 描述，系統(tǒng)仿真和綜合技術(shù)為特診的第三代 EDA 技術(shù)， 不僅極大地 提高了 系統(tǒng)的設(shè)計(jì)效率，而且使設(shè)計(jì)人 員 擺脫了大量的輔助性及基礎(chǔ)性工作，將精力集中 于 創(chuàng)造性的方案與概念的構(gòu)思上。 CAE 階段： CAE（ Computer Aided Engineering， 計(jì)算機(jī)輔助工程） 階段 是從 20世紀(jì)80年代初 期到 20 世紀(jì) 90年代 初期， 這個(gè)階段 在集成電路與 電子設(shè)計(jì)方法學(xué) 以及設(shè)計(jì)工具集成化方面取得了 許多 成果。 從 20 世紀(jì) 60 年代 中期開始，人們就不斷開發(fā)各種計(jì)算機(jī)輔助設(shè)計(jì)工具來幫助設(shè)計(jì)人員進(jìn)行電子系統(tǒng)的設(shè)計(jì) 。 EDA是指 利用計(jì)算機(jī)完成電子系統(tǒng)的設(shè)計(jì) 。 本次設(shè)計(jì)硬件部分采用 EP2C5Q208 芯片作為主控芯片， 8 個(gè)共陰極數(shù)碼管，以及 6個(gè)撥碼開關(guān)，軟件 部分 的 仿真在 QuartusⅡ 環(huán)境中 進(jìn)行 。因?yàn)槔?EDA，不僅可以實(shí)現(xiàn)在線仿真和測(cè)試，還可以將所有的設(shè)計(jì)都集中在統(tǒng)一的文件中，即根據(jù)系 統(tǒng)需求，設(shè)計(jì)所需要的各個(gè)模塊，最后對(duì)各個(gè)模塊進(jìn)行系統(tǒng)綜合，從而得到我們所需 的 整個(gè)系統(tǒng)設(shè)計(jì)。而且采用了硬件模塊化設(shè)計(jì)， 分別為 ：主控模塊，電源模塊和按鍵顯示模塊。 3．等待時(shí)