【正文】 以及產(chǎn)生后續(xù)的小數(shù)點(diǎn)的顯示位置，在這個(gè)模塊中我們有四個(gè)輸出端和六個(gè)輸入端，其中四個(gè)輸出端中有一個(gè)是頻率輸出端，是通過(guò)三個(gè)閘門選擇開(kāi)關(guān)輸入和三個(gè)輸入頻率決定的，另外三個(gè)輸出端則是用來(lái)后面的小數(shù)點(diǎn)控制的，而六個(gè)輸入端中的三個(gè)是上面分頻器的三個(gè)輸出1HZ，10HZ和100HZ，另外三個(gè)是電路板上的撥動(dòng)開(kāi)關(guān)，用來(lái)選擇閘門，控制輸出。這是實(shí)現(xiàn)不同頻率測(cè)量檔的一個(gè)步驟也是最基礎(chǔ)的一個(gè)步驟。6）譯碼顯示，該模塊能夠用于產(chǎn)生使七段顯示數(shù)碼管的掃描數(shù)字顯示、小數(shù)點(diǎn)顯示的輸出信號(hào)，同時(shí)要能夠?qū)Ω呶坏臒o(wú)意義零進(jìn)行消隱。這是整個(gè)設(shè)計(jì)中必不可少的環(huán)節(jié)。該模塊與計(jì)數(shù)器模塊和鎖存器模塊共同作用后，可以產(chǎn)生清零，計(jì)數(shù)，鎖存等功能。這是整個(gè)設(shè)計(jì)的基礎(chǔ)模塊，我們必須要完成這個(gè)模塊的設(shè)計(jì)。這就是我的數(shù)字頻率計(jì)的設(shè)計(jì)原理。在這一段時(shí)間內(nèi)，如果計(jì)數(shù)器計(jì)得N=100000個(gè)數(shù)，根據(jù)公式f = N / T，那么被測(cè)頻率就是100000Hz。由一個(gè)高穩(wěn)定的石英振蕩器和一系列數(shù)字分頻器組成了時(shí)基信號(hào)發(fā)生器，它輸出時(shí)間基準(zhǔn)(或頻率基準(zhǔn))信號(hào)③去控制門控電路形成門控信號(hào)④，門控信號(hào)的作用時(shí)間T是非常準(zhǔn)確的(由石英振蕩器決定)。 b、能夠?qū)崿F(xiàn)對(duì)高位無(wú)意義零的消隱。QuartusII支持層次化設(shè)計(jì)，可以在一個(gè)新的編輯輸入環(huán)境中對(duì)使用不同輸入設(shè)計(jì)方式完成的模塊（元件）進(jìn)行調(diào)用，從而解決了原理圖與HDL混合輸入設(shè)計(jì)的問(wèn)題。此外，QuartusII還包含許多十分有用的LPM（Library of Parameterized Modules）模塊，它們是復(fù)雜或高級(jí)系統(tǒng)構(gòu)建的重要組成部分，在SOPC設(shè)計(jì)中被大量使用，也可以與QuartusII普通設(shè)計(jì)文件一起使用。 Synthesis）、適配器（Fitter）、裝配器（Assembler）、時(shí)序分析器（Timing Analyzer）、設(shè)計(jì)輔助模塊（Design Assistant）、EDA網(wǎng)表文件生成器（EDA Netlist Writer）、編輯數(shù)據(jù)接口（Compiler Database Interface）等。同樣，QuartusII具備仿真功能，同時(shí)也支持第三方的仿真工具，如ModelSim。它提供了一種與結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。利用硬件描述語(yǔ)言編程來(lái)表示邏輯器件及系統(tǒng)硬件的功能和行為，是EDA設(shè)計(jì)方法的一個(gè)重要特征。EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺(tái)上，用硬件描述語(yǔ)言VHDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。當(dāng)產(chǎn)品的產(chǎn)量達(dá)到相當(dāng)?shù)臄?shù)量時(shí)，采用VHDL進(jìn)行的設(shè)計(jì)可以很容易轉(zhuǎn)成用專用集成電路(ASIC)來(lái)實(shí)現(xiàn)，僅僅需要更換不同的庫(kù)重新進(jìn)行綜合。這意味著同一個(gè)VHDL設(shè)計(jì)描述可以在不同的設(shè)計(jì)項(xiàng)目中采用，方便了設(shè)計(jì)成果的設(shè)計(jì)和交流。與工藝技術(shù)有關(guān)的參數(shù)可通過(guò)VHDL提供的類屬加以描述，工藝改變時(shí)，只需修改相應(yīng)程序中的類屬參數(shù)即可。VHDL語(yǔ)言具有多層次的設(shè)計(jì)描述功能，可以從系統(tǒng)的數(shù)學(xué)模型直到門級(jí)電路，支持設(shè)計(jì)庫(kù)和可重復(fù)使用的組件生成，它支持階層設(shè)計(jì)且提供模塊設(shè)計(jì)的創(chuàng)建[10]。VDHL語(yǔ)言可以支持自上而下 ( Top_Down)的設(shè)計(jì)方法，它具有功能強(qiáng)大的語(yǔ)言結(jié)構(gòu)，可用簡(jiǎn)潔明確的代碼描述來(lái)進(jìn)行復(fù)雜控制邏輯的設(shè)計(jì)，可以支持同步電路、異步電路、以及其它隨機(jī)電路的設(shè)計(jì)[5]。因?yàn)閂HDL具有強(qiáng)大的行為描述能力，使得設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，只需進(jìn)行電子系統(tǒng)的設(shè)計(jì)和性能優(yōu)化[3]；方便邏輯仿真與調(diào)試。針對(duì)這個(gè)問(wèn)題，國(guó)際上出現(xiàn)了用FPGA數(shù)組對(duì)ASIC進(jìn)行硬件仿真的系統(tǒng)(如Quickturn公司的硬件仿真系統(tǒng))。最新的一些FPGA產(chǎn)品集成了通用的RAM結(jié)構(gòu)。(3).FPGA的容量和I/O數(shù)目都是有限的，因此，一個(gè)較大的電路必須經(jīng)過(guò)邏輯劃分((Logic Partition)才能用多個(gè)FPGA芯片實(shí)現(xiàn)，劃分算法的優(yōu)劣直接影響設(shè)計(jì)的性能。這就要求設(shè)計(jì)人員更加了解FPGA/CPLD設(shè)計(jì)軟件的特點(diǎn)，才能得到優(yōu)化的設(shè)計(jì)。同時(shí)，F(xiàn)PGA設(shè)計(jì)方法也有其局限性。(5).功能強(qiáng)大，應(yīng)用廣闊。由于開(kāi)發(fā)工具的通用性、設(shè)計(jì)語(yǔ)言的標(biāo)準(zhǔn)化以及設(shè)計(jì)過(guò)程幾乎與所用的FPGA器件的硬件結(jié)構(gòu)沒(méi)有關(guān)系，所以設(shè)計(jì)成功的各類邏輯功能塊軟件有很好的兼容性和可移植性，它幾乎可用于任何型號(hào)的FPGA中，由此還可以以知識(shí)產(chǎn)權(quán)的方式得到確認(rèn)，并被注冊(cè)成為所謂的IP芯核，從而使得片上系統(tǒng)的產(chǎn)品設(shè)計(jì)效率大幅度提高。除了不存在MCU所特有的復(fù)位不可靠與PC可能跑飛等固有缺陷外，F(xiàn)PGA的高可靠性還表現(xiàn)在幾乎可將整個(gè)系統(tǒng)下載于同一芯片中，從而大大縮小了體積，易于管理和屏蔽。(2).高速。FPGA產(chǎn)品越來(lái)越多地采用了先進(jìn)的 (BST)技術(shù)(由聯(lián)合測(cè)試行動(dòng)小組，JTAG開(kāi)發(fā))和 ISP(在系統(tǒng)配置編程方式)。2. 、功能仿真與時(shí)序仿真，來(lái)驗(yàn)證頻率測(cè)量?jī)x邏輯功能的正確性。在電子技術(shù)中，頻率是最基本的參數(shù)之一，并且與許多電參量的測(cè)量方案、測(cè)量結(jié)果都有十分密切的關(guān)系，因此頻率的測(cè)量就顯得尤為重要。并且能夠利用VHDL語(yǔ)言，在QuartusII開(kāi)發(fā)環(huán)境中編程、調(diào)試、仿真、并能將程序下載到FPGA中，并結(jié)合輔助電路，來(lái)完成頻率測(cè)量?jī)x的設(shè)計(jì)。利用EDA 開(kāi)發(fā)工具，采用可編程邏輯器件CPLD／FPGA 使硬件的功能可通過(guò)編程來(lái)實(shí)現(xiàn)，這種新的基于芯片的設(shè)計(jì)方法能夠使設(shè)計(jì)者有更多機(jī)會(huì)充分發(fā)揮創(chuàng)造性思維，實(shí)現(xiàn)多種復(fù)雜數(shù)字邏輯系統(tǒng)的功能，將原來(lái)由電路板設(shè)計(jì)完成的工作放到芯片的設(shè)計(jì)中進(jìn)行，減少了連線和體積，提高了集成度，降低了干擾，大大減輕了電路設(shè)計(jì)和PCB設(shè)計(jì)的工作量和難度，增強(qiáng)了設(shè)計(jì)的靈活性，有效地提高了工作效率，增加了系統(tǒng)的可靠性和穩(wěn)定性，提高了技術(shù)指標(biāo)。在人們的生活中頻率計(jì)也發(fā)揮著越來(lái)越重要的作用。由于計(jì)算機(jī)技術(shù)的發(fā)展，頻率測(cè)量?jī)x設(shè)計(jì)技術(shù)也不斷地進(jìn)步，靈敏度不斷提高，頻率范圍不斷擴(kuò)大，功能不斷地增加。對(duì)于電子技術(shù)來(lái)說(shuō)，雖然我國(guó)發(fā)展迅速，但就整體來(lái)講我國(guó)與西方國(guó)家的差距還是很大的，我們必須更加重視這個(gè)現(xiàn)狀，努力學(xué)習(xí)和研究電子技術(shù)，學(xué)習(xí)國(guó)外先進(jìn)文化，才有可能超越他們成為科技強(qiáng)國(guó)。關(guān)鍵詞: VHDL，數(shù)字頻率計(jì)，F(xiàn)PGA ，QuartusⅡ金陵科技學(xué)院學(xué)士學(xué)位論文 AbstractDesign of frequency measuring instrument based on FPGAAbstractIt is introduced in this paper that the design method of digital frequency meter based on FPGA , which use hardware description languageVHDL in software development platform QuartusⅡ and word in relatively highspeed clock .The frequency meter uses the method of frequency measurement ,which could accurately measure the frequency of signals from 1Hz to 10MHz. I design six modules in the design, perform different functions ,Then using these six modules, integrated into a toplevel files, to realize the function of the design frequency, This system uses the simulation tool QuartusⅡ to run and debug the VHDL program.Keywords: VHDL, Frequency measurement ,digital frequency meter，F(xiàn)PGA ，QuartusⅡ金陵科技學(xué)院學(xué)士學(xué)位論文 第1章 緒論1 緒 論：頻率測(cè)量?jī)x是一種應(yīng)用非常廣泛的電子測(cè)量?jī)x器，近年來(lái)隨著科技發(fā)展頻率測(cè)量?jī)x被廣泛應(yīng)用于各個(gè)領(lǐng)域。 畢 業(yè) 設(shè) 計(jì)（論 文） 設(shè)計(jì)(論文)題目： 基于FPGA的頻率測(cè)量?jī)x的設(shè)計(jì) 金陵科技學(xué)院學(xué)士學(xué)位論文 目錄目 錄摘 要 IIAbstract III1 緒 論 12 相關(guān)技術(shù)綜述 3 ………………………………………………………………………...3 VHDL ……………………………………………………………………….3 EDA ………………………………………………………………………....4 QuartusⅡ……………………………………………………….……..............43 系統(tǒng)整體設(shè)計(jì) 7 …………………………………………………………................ 7 ……………………………………………………………….7 ………………………………………………………….84 系統(tǒng)各個(gè)模塊設(shè)計(jì)及仿真 9 ……………………………………………………………….9 分頻器模塊設(shè)計(jì)及仿真 9 閘門選擇器模塊設(shè)計(jì)及仿真 10 門控電路模塊設(shè)計(jì)及仿真 12 計(jì)數(shù)器模塊設(shè)計(jì)及仿真 13 鎖存器模塊設(shè)計(jì)及仿真 16 譯碼顯示器模塊設(shè)計(jì)及仿真 18 頂層文件 20 …………………………………………………….....20 ……………………………………………………….21結(jié) 論 22參考文獻(xiàn) 23附 錄…………………………………………………………………………….. 24致 謝 …………………………………………………………………………… 39IV金陵科技學(xué)院學(xué)士學(xué)位論文 摘要基于FPGA的頻率測(cè)量?jī)x的設(shè)計(jì)摘 要本文介紹了基于FPGA的數(shù)字頻率計(jì)的設(shè)計(jì)方法。我在設(shè)計(jì)時(shí)設(shè)計(jì)類六個(gè)模塊，執(zhí)行不同的功能，然后利用這六個(gè)模塊，綜合成一頂層文件，來(lái)實(shí)現(xiàn)頻率計(jì)的功能設(shè)計(jì)，并且使用仿真軟件QuartusⅡ。如今技術(shù)發(fā)展飛快，基本技術(shù)已經(jīng)應(yīng)用完善，應(yīng)用現(xiàn)代技術(shù)我們可以輕松擴(kuò)展頻率測(cè)量?jī)x的測(cè)頻上限。這些要求有的已經(jīng)實(shí)現(xiàn)或者部分實(shí)現(xiàn)，但要真正實(shí)現(xiàn)這些目標(biāo)，還有許多工作要做，而不是表面看來(lái)似乎發(fā)展到頭了。如今，頻率測(cè)量?jī)x已經(jīng)不單是測(cè)量信號(hào)頻率的裝置了，還可以用它測(cè)量方波脈沖的脈寬。把以前“電路設(shè)計(jì)+硬件搭試+調(diào)試焊接”轉(zhuǎn)化為“功能設(shè)計(jì)+軟件模擬+仿真下載”。目的：我們要能熟練運(yùn)用FPGA技術(shù)、VHDL編程語(yǔ)言以及電路電子知識(shí)，設(shè)計(jì)出綜合的數(shù)字系統(tǒng)，進(jìn)一步理解電子設(shè)計(jì)自動(dòng)化——EDA技術(shù)。因此，頻率的測(cè)量以及測(cè)量的精度是否高就顯得更為重要。1. 編程時(shí)用硬件描述語(yǔ)言VHDL語(yǔ)言來(lái)實(shí)現(xiàn)頻率測(cè)量?jī)x功能，使其能計(jì)算出某一段時(shí)間內(nèi)的待測(cè)信號(hào)的脈沖個(gè)數(shù)，并且能夠通過(guò)數(shù)碼管顯示出來(lái)。與MCU相比，F(xiàn)PGA/CPLD的優(yōu)勢(shì)是多方面的和根本性的:(1).編程方式簡(jiǎn)便、先進(jìn)。這些功能在工控、智能儀器儀表、通訊和軍事上有特殊用途。在高可靠應(yīng)用領(lǐng)域，MCU的缺憾為FPGA的應(yīng)用留下了很大的用武之地。因此，F(xiàn)PGA的設(shè)計(jì)開(kāi)發(fā)必須利用功能強(qiáng)大的EDA工具，通過(guò)符合國(guó)際標(biāo)準(zhǔn)的硬件描述語(yǔ)言(如VHDL或 VerilogHDL)來(lái)進(jìn)行電子系統(tǒng)設(shè)計(jì)和產(chǎn)品開(kāi)發(fā)。EDA專家預(yù)言，未來(lái)的大系統(tǒng)的FPGA 設(shè)計(jì)僅僅是各類再應(yīng)用邏輯與IP芯核的拼裝，其設(shè)計(jì)周期最少僅數(shù)分鐘。隨著這類器件的廣泛應(yīng)用和成本的大幅度下降，F(xiàn)PGA在系統(tǒng)中的直接應(yīng)用率正直逼ASIC的開(kāi)發(fā)。從而使傳統(tǒng)設(shè)計(jì)方法中經(jīng)常采用的一些電路形式(特別是一些異步時(shí)序電路)在FPGA/CPLD設(shè)計(jì)方法中并不適用。時(shí)延問(wèn)題是 ASIC