【正文】 39。 END IF。use 。 GAT : out STD_LOGIC。039。 THEN G1=NOT G1。039。139。 END PROCESS。use 。 CLR : in STD_LOGIC。end CNT10。 THEN CQI=0000。 THEN 對時鐘進行計數(shù) IF ENA=39。139。 END PROCESS。139。 當且僅當使能有效且計數(shù)為9時產(chǎn)生進位信號，進位信號1有效，同步并聯(lián)時連高位的使能端end Behavioral。use 。end LATCH4。 THEN 當時鐘信號下降沿時，實現(xiàn)鎖存 QOU=DIN。上述文件編寫完成后保存編譯生成圖形文件符號如圖：再編寫一位鎖存器，源程序代碼如下：library IEEE。entity LATCH1 is Port ( CLK : in STD_LOGIC。architecture Behavioral of LATCH1 isbegin PROCESS(CLK,DIN) IS BEGIN IF CLK39。 END IF。use 。 S1 : in STD_LOGIC_VECTOR (3 downto 0)。 S5 : in STD_LOGIC_VECTOR (3 downto 0)。 將總線的對應位進行連接S6(19 DOWNTO 16)=S1。S6(3 DOWNTO 0)=S5。use 。 SE100 : in STD_LOGIC。architecture Behavioral of POINTCON isbegin PROCESS(SE1,SE10,SE100,SEL) IS BEGIN IF SE1=39。 AND SE100=39。 當為第一檔時，令第四位的數(shù)碼管的小數(shù)點點亮，其他的不亮 ELSIF SE1=39。 AND SE100=39。 第二檔時，第三位的數(shù)碼管小數(shù)點點亮 ELSIF SE1=39。 AND SE100=39。 第三檔時，第二位的小數(shù)點點亮 ELSE DP=39。end Behavioral。use 。architecture Behavioral of CTRLS isSIGNAL CNT: STD_LOGIC_VECTOR(2 DOWNTO 0):=000。 THEN 接入1KHZ的時鐘信號，使CNT進行循環(huán)計數(shù)，從000到101 IF CNT=”101” THEN CNT=”000”。 END PROCESS。use 。 DP2: IN STD_LOGIC。architecture Behavioral of DSELE isbegin PROCESS(DP1,DP2,DIN) IS BEGIN IF DP1=39。 THEN IF DIN(23 DOWNTO 20)=0000 THEN QOU(23 DOWNTO 20)=1111。 QOU(19 DOWNTO 16)=1111。 IF DP1=39。 THEN IF DIN(23 DOWNTO 20)=0000 THEN QOU(23 DOWNTO 20)=1111。 QOU(19 DOWNTO 16)=1111。 QOU(19 DOWNTO 16)=1111。 END IF。139。 IF DIN(23 DOWNTO 20)=0000 AND DIN(19 DOWNTO 16)=0000 THEN QOU(23 DOWNTO 20)=1111。 IF DIN(23 DOWNTO 20)=0000 AND DIN(19 DOWNTO 16)=0000 AND DIN(15 DOWNTO 12)=0000 THEN QOU(23 DOWNTO 20)=1111。 END IF。 QOU(11 DOWNTO 8)=1111。 END PROCESS。use 。 OVERIN : IN STD_LOGIC。architecture Behavioral of DISPLAY1 isSIGNAL DATA: STD_LOGIC_VECTOR (3 DOWNTO 0):=0000。 WHEN 011=DATA=DATAIN(15 DOWNTO 12)。 END CASE。 WHEN 0011=SEG=0110000。 WHEN 0111=SEG=1111000。 END CASE。 END IF。我參閱了大量的相關文獻、專著、和資料，這樣我才有了較為清晰的思路來完成本課題的設計。而且在整個論文的撰寫過程中出現(xiàn)的問題嚴慧老師也給予了及時的指正，最后我的論文才得以順利完成。謝謝！。同時，也向我的家人致以真心的謝意!他們在我的大學階段中給予我的一切是無法用言語來表達的。老師給了我很多指導。end Behavioral。139。 WHEN 1001=SEG=0010000。 WHEN 0101=SEG=0010010。 WHEN 0001=SEG=1111001。 WHEN 101=DATA=DATAIN(23 DOWNTO 20)。 WHEN 001=DATA=DATAIN(7 DOWNTO 4)。 SEG : OUT STD_LOGIC_VECTOR (6 DOWNTO 0))。use 。該段代碼的編寫的主要原理是首先判斷小數(shù)點的位置，然后對小數(shù)點前的高位數(shù)從高到低依次進行判斷，如果高位為零則將數(shù)據(jù)取反，在后續(xù)譯碼中將不再顯示，從而實現(xiàn)高位無意義零的自動消隱。 END IF。 QOU(19 DOWNTO 16)=1111。 QOU(15 DOWNTO 12)=1111。 QOU(15 DOWNTO 0)=DIN(15 DOWNTO 0)。 QOU(19 DOWNTO 0)=DIN(19 DOWNTO 0)。139。 QOU(11 DOWNTO 0)=DIN(11 DOWNTO 0)。 END IF。 END IF。 AND DP2=39。 END IF。 END IF。 AND DP2=39。 QOU : out STD_LOGIC_VECTOR (23 downto 0))。use 。 將CNT信號賦給SEL輸出end Behavioral。 END IF。EVENT AND CLK=39。 SEL : out STD_LOGIC_VECTOR (2 downto 0))。use 。 不符合上述三檔時，小數(shù)點全部消隱 END IF。 AND SEL=001 THEN DP=39。 AND SE10=39。 AND SEL=010 THEN DP=39。 AND SE10=39。 AND SEL=011 THEN DP=39。 AND SE10=39。 DP : out STD_LOGIC)。entity POINTCON is Port ( SE1 : in STD_LOGIC。文件編寫完成后保存編譯生成圖形文件符號，如圖：創(chuàng)建該模塊的頂層圖形文件LAT將上述個文件按照如圖所示連接，保存編譯生成圖形文件符號如圖： 鎖存器模塊器件內(nèi)部結構 鎖存器模塊生成器件library IEEE。S6(11 DOWNTO 8)=S3。end ADVOCATES。 S3 : in STD_LOGIC_VECTOR (3 downto 0)。use 。end Behavioral。039。 QOU : out STD_LOGIC)。use 。 END PROCESS。EVENT AND CLK=39。 DIN : in STD_LOGIC_VECTOR (3 downto 0)。use 。039。139。 END IF。 THEN 判斷使能信號，有效則進行計數(shù)，否則不作處理 IF CQI=1001 THEN CQI=0000。EVENT AND CLK=39。 定義中間信號CQI，用于數(shù)據(jù)輸出的循環(huán)計數(shù)beginPROCESS(CLK,CLR) IS BEGIN IF CLR=39。 CQ : out STD_LOGIC_VECTOR (3 downto 0)。use 。 將G1賦給gat輸出端，它是計數(shù)器的使能信號同時也是鎖存器的鎖存信號end Behavioral。039。039。 END PROCESS。EVENT AND FREF=39。end CONTROLS。use 。end Behavioral。 DP3=39。 第三檔，輸出為100HZ，dp3有效 DP1=39。039。 END IF。 DP2=39。039。039。 DP3=39。 當閘門控制在第一檔的時候，令輸出端輸出1HZ輸入端的輸入，小數(shù)點控制dp1有效，dp2，dp3無效 DP1=39。039。end SELE。 FREF : out STD_LOGIC。 SE100 : in STD_LOGIC。use 。clkout1K=c4。end process。 elsif t1=24000 then c4=not c4。process(clk)is begin if clk39。 t100=1。event and clk=39。 end if。139。 end if。 then if t124000000 then 對t1進行計數(shù)，當t1未計滿后對其進行加1 t1=t1+1。signal c4:std_logic。signal t1K:integer range 1 to 24000。end fenpinqi。 clkout1 : out STD_LOGIC。use 。這次的畢業(yè)設計必將成為我人生旅途上一個非常美好的回憶！這次的畢業(yè)設計也提高了我對我們專業(yè)的熱情，讓我覺得做好這件事業(yè)不是這么的難，這對我以后進入社會也是有很大的幫助的。對我而言，知識上的收獲重要，精神上的豐收更加可喜。其次就是仿真，剛開始的時候忘記時序仿真之前要進行全編譯，所以老是會出現(xiàn)一個錯誤，剛開始問同學，都不知道為什么，后來自己查了資料過后，進行多次嘗試，才得到了正確的時序仿真圖；然后就是功能仿真，也是忘記在進行功能仿真之前要生成網(wǎng)表，仿真才不會出錯。和傳統(tǒng)的頻率計相比，利用FPGA設計的頻率計簡化了電路板設計，提高了系統(tǒng)設計的實用性和可靠性，實現(xiàn)數(shù)字系統(tǒng)的軟件化，這也是數(shù)字邏輯設計的趨勢。因為信號NECT接地，所以一直為0。實現(xiàn)循環(huán)計數(shù)的功能。當sel為001時為第一檔時，令第二位的數(shù)碼管的小數(shù)點點亮，其他的不亮。其中對鎖存數(shù)據(jù)的處理包括溢出有效時的數(shù)據(jù)消除，和對高位無意義零的自動消隱。且OVERIN為溢出信號，在CLK下降沿到來時，鎖存器對OVERIN信號進行鎖存。鎖存器使用下降沿鎖存，即當計數(shù)器的使能信號變?yōu)闊o效的一瞬間我們令鎖存器將數(shù)據(jù)鎖存。即XLXN24開始循環(huán)計數(shù)。該模塊的主要功能是用于對輸入的待測信號進行脈沖計數(shù)，計數(shù)輸出。：該模塊用于對輸入的待測信號進行脈沖計數(shù)，并將其計數(shù)輸出，該模塊實現(xiàn)的功能是對某一時間內(nèi)的輸入信號脈沖的計數(shù)，并且能夠將正確的輸出結果和溢出。該模塊主要功能是產(chǎn)生用于計數(shù)的使能控制信號，清零信號以及鎖存器鎖存信號。該模塊將頻率的測量分為幾個不同測量檔，使其能夠更準確的測量波形頻率的大小。：用于選擇不同的閘門時間