【正文】 D 觸發(fā)器的輸入端 START為低電平時(shí)，若 FIN 端輸入一個(gè)脈沖上沿，則 FINCLK1 與FSDCLK2 的信號(hào)通道被切斷。在進(jìn)行頻率或周期測(cè)量時(shí)，其工作步驟如下： ① 令 TF=0，選擇等精度測(cè)頻，然后再 CONTRL 的 CLR 端加一正脈沖信號(hào)以完成測(cè)試電路狀態(tài)的初始化。利用此功能可分別獲得脈寬和占空比數(shù)據(jù)。這樣， bin[31]就變成了原來(lái)的 bin[30]， bin[0]=0。接下來(lái)，逐位將 BIN的最高位移入 BCD的最低位。 (三 ) 鎖存與譯碼顯示控制電路模塊 時(shí)基產(chǎn)生與測(cè)頻時(shí)序控制電路 待測(cè)信號(hào) 脈沖計(jì) 數(shù)電路 鎖存與譯碼顯示電路 EN CLR LOCK q[0:15] z1[0:6] z2[0:6] z3[0:6] z4[0:6] 待測(cè)信號(hào) F_IN 標(biāo)準(zhǔn)時(shí)鐘 CLK 圖 數(shù)字頻率計(jì)的組成框圖 鎖存與譯碼顯示控制電路用于實(shí)現(xiàn)記憶顯示，在測(cè)量過(guò)程中不刷新新的數(shù)據(jù)，直到測(cè)量過(guò)程結(jié)束后，鎖存顯示測(cè)量結(jié)果，并且保存到下一次測(cè)量結(jié)束。 (一 ) 時(shí)基產(chǎn)生與測(cè)頻時(shí)序控制電路模塊 時(shí)基產(chǎn)生與測(cè)頻時(shí)序控制電路的主要產(chǎn)生計(jì)數(shù)允許信號(hào) EN、清零信號(hào) CCLR 和鎖存信號(hào) LOCK。當(dāng)Tc秒過(guò)后，預(yù)置門(mén)控信號(hào)被 D 觸發(fā)器置為低電平，但此時(shí) 2 個(gè) 32 bit 的計(jì)數(shù)器仍然沒(méi)有停止計(jì)數(shù)，一直等到隨后而至的被測(cè)信號(hào)的上升沿到 來(lái)時(shí)，才通過(guò) D觸發(fā)器將這 2個(gè)計(jì)算器同時(shí)關(guān)閉。 1/f0。 等精度測(cè)量法 等精度測(cè)量法的機(jī)理是在標(biāo)準(zhǔn)頻率比較測(cè)量法的基礎(chǔ)上改變計(jì)數(shù)器的計(jì)數(shù)開(kāi)始和結(jié)束與閘門(mén)門(mén)限的上升沿和下降沿的嚴(yán)格關(guān)系 。 (二 ) 測(cè)量誤差 ? 1%。 (三 ) 項(xiàng)目校驗(yàn) MAX+PLUSⅡ 提供的設(shè)計(jì)校驗(yàn)過(guò)程包括仿真和定時(shí)分析，項(xiàng)目編譯后，為確保設(shè)計(jì)無(wú)誤，要再用專(zhuān)用軟件進(jìn)行仿真。 (一 ) 設(shè)計(jì)輸入 MAX+PLUSⅡ 的設(shè)計(jì)輸入方法有多種，主要包括文本設(shè)計(jì)輸入、原理圖輸入、波形設(shè)計(jì)輸入等多種方式。采用先進(jìn)的 CPLD（復(fù)雜可編程邏輯器件）取代傳統(tǒng)的標(biāo)準(zhǔn)集成電路、接口電路也是電子技術(shù)發(fā)展的必然趨勢(shì)?？梢哉f(shuō) EDA 產(chǎn)業(yè)已經(jīng)成為電子信息類(lèi)產(chǎn)品的支柱產(chǎn)業(yè)。 3） FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O 引腳。它是作為專(zhuān)用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。 與傳統(tǒng)的電路原理圖相比，使用 VHDL 源程序有 許多好處：其一是資料量小，便于保存。 四 .降低了硬件電路設(shè)計(jì)難度。 利用 VHDL 語(yǔ)言設(shè)計(jì)數(shù)字系統(tǒng)時(shí)，可以根據(jù)硬件電路的設(shè)計(jì)需要，自行利用 PLD 設(shè)計(jì)自用的 ASIC 芯片，而無(wú)須受通用元器 件的限制。在設(shè)計(jì)的過(guò)程中，對(duì)系統(tǒng)自上而下分成三個(gè)層次進(jìn)行設(shè)計(jì)： 第一層次是行為描述。 第二 章 VHDL 程序語(yǔ)言和 FPGA 簡(jiǎn)介 一 VHDL 程序語(yǔ)言介紹 : VHDL 語(yǔ)言描述能力強(qiáng)，覆蓋面廣，抽象能力強(qiáng)，可讀性好，既能被人容易讀懂又能被計(jì)算機(jī)識(shí)別。閘門(mén)時(shí)間越長(zhǎng)，得到的頻率值就越準(zhǔn)確，但閘門(mén)時(shí)間越長(zhǎng)，則每測(cè)一次頻率的間隔就越長(zhǎng)。 第 三 節(jié) 設(shè)計(jì)原理 眾所周知，頻率信號(hào)易于傳輸，抗干擾性強(qiáng)，可以獲得較好的測(cè)量精度。所以我們必須很重視當(dāng)前的情況，學(xué)習(xí)發(fā)達(dá)國(guó)家的先進(jìn)技術(shù)以發(fā)展本國(guó)的產(chǎn)業(yè)。 不論從我們用的彩色電視機(jī)、電冰箱， DVD，還有我們現(xiàn)在家庭常用到的數(shù)字電壓表數(shù)字萬(wàn)用表等等都包含有頻率計(jì)。 關(guān)鍵詞 ： VHDL 數(shù)字頻率計(jì) EDA MAX+PLUSⅡ 第一章 概述 第一節(jié) 課題研究背景 數(shù)字頻率計(jì)是電子測(cè)量與儀表技術(shù)最基礎(chǔ)的電子儀表類(lèi)別之一 , 數(shù)字頻率計(jì)是計(jì)算機(jī)、通訊設(shè)備、音頻視頻等科研生產(chǎn)領(lǐng)域不可缺少的測(cè)量?jī)x器 ， 而且它是數(shù)字電壓必不可少的部件。數(shù)字頻率計(jì)模塊劃分的設(shè)計(jì)具有相對(duì)獨(dú)立性，可以對(duì)模塊單獨(dú)進(jìn)行設(shè)計(jì)、調(diào)試和修改，縮短了設(shè)計(jì)周期。該頻率計(jì)采用 VHDL 硬件描述語(yǔ)言編程以 MAX+PLUSⅡ?yàn)殚_(kāi)發(fā)環(huán)境，極大地減少了硬件資源的占用。數(shù)字頻率計(jì)模塊劃分的設(shè)計(jì)具有相對(duì)獨(dú)立性，可以對(duì)模塊單獨(dú)進(jìn)行設(shè)計(jì)、調(diào)試和修改，縮短了設(shè)計(jì)周期。集成數(shù)字頻率計(jì)由于所用元件少、投資少 ,體積小 ,功耗低 ,且可靠性高 ,功能強(qiáng) ,易于設(shè)計(jì)和研發(fā) ,使得它具有技術(shù)上的實(shí)用性和應(yīng)用的廣泛性。 而從民族產(chǎn)業(yè)上來(lái)說(shuō)，我們?cè)谶@種產(chǎn)業(yè)中還落后于西方發(fā)達(dá)國(guó)家，這將會(huì)關(guān)系到民族產(chǎn)業(yè)的興衰。 (二 ) 根據(jù)數(shù)字頻率計(jì)的基 本原理，本文設(shè)計(jì)方案的基本思想是分為三個(gè)模塊來(lái)實(shí)現(xiàn)其功能，即時(shí)基產(chǎn)生與測(cè)頻時(shí)序控制電路模塊、待測(cè)信號(hào)脈沖計(jì)數(shù)電路模塊和鎖存與譯碼顯示控制電路模塊，并且分別用 VHDL 對(duì)其進(jìn)行編程，實(shí)現(xiàn)計(jì)數(shù)電路、鎖存電路、顯示電路等。通常情況下計(jì)算每秒內(nèi)待測(cè)信號(hào)的脈沖個(gè)數(shù)，即閘門(mén)時(shí)間為 1s。 數(shù)字頻率計(jì)的關(guān)鍵組成部分包括測(cè)頻控制信號(hào)發(fā)生器、計(jì)數(shù)器、鎖存器、譯碼驅(qū)動(dòng)電路和顯示電路，其原理框圖 如圖 1. 1所 示。 即從系統(tǒng)總體要求出發(fā)，自上而下地逐步將設(shè)計(jì)的內(nèi)容細(xì)化，最后完成系統(tǒng)硬件的整體設(shè)計(jì)。 二 .系統(tǒng)可大量采用 PLD 芯片。這三級(jí)仿真貫穿系統(tǒng)設(shè)計(jì)的全過(guò)程，從而可 以在系統(tǒng)設(shè)計(jì)的早期發(fā)現(xiàn)設(shè)計(jì)中存在的問(wèn)題，大大縮短系統(tǒng)設(shè)計(jì)的周期 。 五 .主要設(shè)計(jì)文件是用 VHDL 語(yǔ)言編寫(xiě)的源程序。 二 FPGA 簡(jiǎn)介 FPGA 是英文 Field Programmable Gate Array 的縮寫(xiě)，即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在 PAL、 GAL、 EPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。 2） FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 三 VHDL 在 FPGA 中的運(yùn)用 近 30 年來(lái)，由于微電子學(xué)和計(jì)算機(jī)科學(xué)的迅速發(fā)展，給EDA(電子設(shè)計(jì)自動(dòng)化 )行業(yè)帶來(lái)了巨大的變化。 CPLD 的設(shè)計(jì)采用了高級(jí)語(yǔ)言（如 VHDL 語(yǔ)言），進(jìn)一步打破了軟硬件之間的界限，加速了產(chǎn)品的開(kāi)發(fā)過(guò)程。 四 軟件組成 MAX+PLUSⅡ 軟件采用模塊化結(jié)構(gòu)，包括設(shè)計(jì)輸入、項(xiàng)目處理、項(xiàng)目校驗(yàn)和器件編程 4個(gè)部分，所有這些部分都集成在一個(gè)可視化的操作環(huán)境下。 MAX+PLUSⅡ 提供的編譯軟件，只需簡(jiǎn)單的操作 。 五 設(shè)計(jì)流程 使用 MAX+PLUSⅡ 進(jìn)行可編程邏輯器件開(kāi)發(fā)主要包括 4個(gè)階段：設(shè)計(jì)輸入、編譯處理、驗(yàn)證（包括功能仿真、時(shí)序仿真、和定時(shí)分析）和器件編程，流程如圖 第三章 系統(tǒng)分析 第一節(jié) 數(shù)字頻率計(jì)的設(shè)計(jì)任務(wù)及要求 設(shè)計(jì)一個(gè)四位十進(jìn)制的 數(shù)字頻率計(jì)，要求具有以下功能： (一 ) 測(cè)量范圍： 1Hz～ 10kHz。 設(shè)計(jì)要求 設(shè)計(jì)輸入 編譯處理 驗(yàn)證 器件編程 器件測(cè)試 系統(tǒng)產(chǎn)品 設(shè)計(jì)修改 圖 設(shè)計(jì)流程圖 (五 ) 具有記憶顯示的功能，即在測(cè)量的過(guò)程中不刷新數(shù)據(jù)，等數(shù)據(jù)過(guò)程結(jié)束后才顯示測(cè)量結(jié)果，給出待測(cè)信號(hào)的頻率值，并保存到下一次測(cè)量結(jié)束。最大誤差為正負(fù)一個(gè)標(biāo)準(zhǔn)頻率周期，即Δ t=177。這時(shí)，計(jì)數(shù)器 1 和 2 分別對(duì)被測(cè)信號(hào)和標(biāo)準(zhǔn)頻率信號(hào)同時(shí)計(jì)數(shù)。 第二節(jié) 模塊的劃分 根據(jù) 系統(tǒng)設(shè)計(jì)要求，系統(tǒng)設(shè)計(jì)采用自頂向下的設(shè)計(jì)方法，系統(tǒng)的組成框圖如圖 3. 1 所示，包括時(shí)基產(chǎn)生與測(cè)頻時(shí)序控制電路模塊，以及待測(cè)信號(hào)脈沖計(jì)數(shù)電路模塊和 鎖存與譯碼顯示控制電路模塊。如果計(jì)數(shù)選通控制信號(hào) EN 的寬度為 1s， 那么計(jì)數(shù)結(jié)果就為待測(cè)信號(hào)的頻率；如果計(jì)數(shù)選通信號(hào) EN 的寬度為 100ms，那么待測(cè)信號(hào)的頻率等于計(jì)數(shù)結(jié)果 ?10。 操作是這樣的：用兩個(gè)寄存器，一個(gè) 32bit，一個(gè) 40bit，分別存 bin碼和有待實(shí)現(xiàn)的 bcd碼。 bin[31]（ bin是 bin[31:0]）移入 bcd[0]。 第三節(jié) 設(shè)計(jì)分析 一 測(cè)頻模塊邏輯結(jié)構(gòu) 利用 VHDL 程序設(shè)計(jì)的測(cè)頻模塊邏輯結(jié)構(gòu)如圖所示，其中有關(guān)的接口信號(hào)規(guī)定