【文章內(nèi)容簡(jiǎn)介】 第一章 緒 論 數(shù)字 秒表是日常生活中比較常見的電子產(chǎn)品 ,其設(shè)計(jì)也是 EDA 技術(shù)中重要的設(shè)計(jì)之一 [1]。 EDA 是 20 世紀(jì) 90 年代初以來迅速發(fā)展起來的現(xiàn)代電子工程領(lǐng)域的一門新技術(shù)。它以可編程邏輯器件 (PLD)為載體 ,以計(jì)算機(jī)為工作平臺(tái) ,以EDA 工作軟件為工作環(huán)境 ,以硬件描述語言 (VHDL)為電子系統(tǒng)功能描述方式 ,以電子系統(tǒng)設(shè)計(jì)為應(yīng)用方向的電子產(chǎn)品自動(dòng)化設(shè)計(jì)過程。 在當(dāng)今以數(shù)字化和網(wǎng)絡(luò)化為特征的信息技術(shù)革命大潮中 ,電子技術(shù)得到了飛速發(fā)展 ,現(xiàn)代電子產(chǎn)品滲透到了社會(huì)的各個(gè)領(lǐng)域。現(xiàn)代電子產(chǎn)品的性能進(jìn)一步提高 ,功能越來越復(fù)雜 ,集成化智能 化程度越來越高 ,更新?lián)Q代的節(jié)奏越來越快 ,開發(fā)風(fēng)險(xiǎn)越來越大 ,而且向著功能多樣化 ,體積小型化 ,功耗最低化的趨勢(shì)發(fā)展。所有這些都給電子系統(tǒng)的設(shè)計(jì)帶來了前所未有的壓力 ,唯一的出來就是熟練掌握EDA 技術(shù) ,并獲得其有力支持。 EDA 技術(shù)的出現(xiàn) ,極大的提高了電子系統(tǒng)設(shè)計(jì)的效率和可靠性 ,減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度 ,EDA 是電子產(chǎn)品開發(fā)研制的動(dòng)力源和加速器 ,是現(xiàn)代電子技術(shù)的核心。隨著基于 PLD 的 EDA 技術(shù)的發(fā)展和應(yīng)用領(lǐng)域的擴(kuò)大和深入 ,它在電子信息 ,通信工程 ,自動(dòng)控制及計(jì)算機(jī)應(yīng)用等領(lǐng)域的重要性日益突出。隨著電子技術(shù)與計(jì)算機(jī)技術(shù)的發(fā)展 ,熟練掌握和應(yīng)用 EDA 技術(shù)已成為電子類及相關(guān)專業(yè)學(xué)生不可或缺的一項(xiàng)技能 ,。本文介紹的數(shù)字秒表 ,利用基于 VHDL的 EDA 設(shè)計(jì)工具 ,采用大規(guī)?？删幊踢壿嬈骷?FPGA,通過設(shè)計(jì)芯片來實(shí)現(xiàn)系統(tǒng)功能。給出了頂層電路圖 ,和各模塊的設(shè)計(jì) .增加了消除抖動(dòng)的控制方法 ,消除了開關(guān)按鍵的機(jī)械抖動(dòng) .通過編輯、編譯和器件編程 , 并通過編程器將引腳下載到ALTRA 公司 CycloneII 系列 EP2C5T144C8N 芯片進(jìn)行仿真 ,經(jīng)實(shí)際電路測(cè)試驗(yàn)證 ,達(dá)到了預(yù)期的設(shè)計(jì)要求 ,顯示結(jié)果基本準(zhǔn)確。本次設(shè)計(jì)突出應(yīng)用性 ,以加強(qiáng)工程實(shí)踐能力和工程設(shè)計(jì)能 力 [2]。 課題背景 當(dāng)前電子系統(tǒng)的設(shè)計(jì)正朝著速度快 ,容量大 ,體積小 ,質(zhì)量輕 ,用電省的方向發(fā)展。推動(dòng)該潮流迅速發(fā)展的決定性因素就是使用了現(xiàn)代化的 EDA 設(shè)計(jì)工具。EDA 是電子設(shè)計(jì)自動(dòng)化 Electronic Design Automation 的縮寫 ,是 90 年代初 ,從CAD(計(jì)算機(jī)輔助沒計(jì) )、 CAM(算機(jī)輔助制造 )、 CAT 計(jì)算機(jī)輔助測(cè)試和 CAE 計(jì)算機(jī)輔助工程的概念發(fā)展而來的。 EDA 技術(shù)就是以計(jì)算機(jī)為工具 ,在 EDA 軟件平臺(tái)上 ,對(duì)以硬件描述語言 VHDL 為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件自動(dòng)地完成邏輯編譯、邏 輯化簡(jiǎn)、邏輯分割、邏輯綜合及優(yōu)化、邏輯行局布線、邏輯仿真 ,直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作 [2]。設(shè)計(jì)者的工作僅限于利用軟件的方式 ,即利用硬件描述語言來完成對(duì)系統(tǒng)硬件功能的描述 ,在EDA 工具的幫助下就可以得到最后的設(shè)計(jì)結(jié)果。盡管目標(biāo)系統(tǒng)是硬件 ,但整個(gè)設(shè)計(jì)和修改過程如同完成軟件設(shè)計(jì)一樣方便和高效。 EDA 技術(shù)中最為矚目的功能 ,即最具現(xiàn)代電子設(shè)計(jì)技術(shù)特征的功能就是日益強(qiáng)大的邏輯設(shè)計(jì)仿真測(cè)試技術(shù)。EDA 仿真測(cè)試技術(shù)只需通過計(jì)算機(jī)就能對(duì)所設(shè)計(jì)的電子系統(tǒng)從各種不同層次的系統(tǒng)性能特點(diǎn)完成一系列準(zhǔn)確 的測(cè)試與仿真操作 ,在完成實(shí)際系統(tǒng)的安裝后還能對(duì)系統(tǒng)上的目標(biāo)器件進(jìn)行所謂邊界掃錨測(cè)試。這一切都極大地提高了大規(guī)模系統(tǒng)電子設(shè)計(jì)的自動(dòng)化程度。 另一方面 ,高速發(fā)展的 CPLD/FPGA器件又為 EDA技術(shù)的不斷進(jìn)步奠定可堅(jiān)實(shí)的物質(zhì)基礎(chǔ)。 CPLD/FPGA 器件更廣泛的應(yīng)用及廠商間的競(jìng)爭(zhēng) ,使得普通的設(shè)計(jì)人員獲得廉價(jià)的器件和 EDA 軟件成為可能。 現(xiàn)代的 EDA工具軟件已突破了早期僅能進(jìn)行 PCB版圖設(shè)計(jì) ,或類似某些僅限于電路功能模擬的、純軟件范圍的局限 ,以最終實(shí)現(xiàn)可靠的硬件系統(tǒng)為目標(biāo) ,配備了系統(tǒng)設(shè)計(jì)自動(dòng)化的全部工具 。如配置了各種常用的硬件描述平臺(tái) VHDL、Verilog HDL、 ABEL HDL 等 。配置了多種能兼用和混合使用的邏輯描述輸入工具 ,如硬件描述語言文本輸入法 (其中包括布爾方程描述方式、原理圖描述方式、狀態(tài)圖描述方式等 )以及原理圖輸入法、波形輸入法等 。同時(shí)還配置了高性能的邏輯綜合、優(yōu)化和仿真模擬工具 [3]。 硬件描述語言 ??VHDL VHDL 的簡(jiǎn)介 VHDL 語言是一種用于電路設(shè)計(jì)的高級(jí)語言。它在 80 年代的后期出現(xiàn)。最初是由美國(guó)國(guó)防部開發(fā)出來供美軍用來提高設(shè)計(jì)的可靠性和縮減開發(fā)周期的一種 使用范圍較小的設(shè)計(jì)語言 。但是 ,由于它在一定程度上滿足了當(dāng)時(shí)的設(shè)計(jì)需求 ,于是他在 1987 年成為 A I/IEEE 的標(biāo)準(zhǔn) (IEEE STD 10761987)。 1993 年更進(jìn)一步修訂 ,變得更加完備 ,成為 A I/IEEE 的 A I/IEEE STD 10761993 標(biāo)準(zhǔn)。目前 ,大多數(shù)的 CAD 廠商出品的 EDA 軟件都兼容了這種標(biāo)準(zhǔn)。自 IEEE 公布了 VHDL 的標(biāo)準(zhǔn)版本 ,IEEE1076(簡(jiǎn)稱 87版之后 ,各 EDA公司相繼推出了自己的 VHDL設(shè)計(jì)環(huán)境 ,或宣布自己的設(shè)計(jì)工具可以和 VHDL 接口。此后 VHDL 在電子設(shè)計(jì)領(lǐng)域得 到了廣泛的接受 ,并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語言。 1993 年 ,IEEE 對(duì) VHDL 進(jìn)行了修訂 ,從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展 VHDL 的內(nèi)容 ,公布了新版本的VHDL,即 IEEE 標(biāo)準(zhǔn)的 10761993 版本 ,(簡(jiǎn)稱 93 版 )?，F(xiàn)在 ,VHDL 和 Verilog 作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言 ,又得到眾多 EDA公司的支持 ,在電子工程領(lǐng)域 ,已成為事實(shí)上的通用硬件描述語言。有專家認(rèn)為 ,在新的世紀(jì)中 ,VHDL 語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù) [4]。 VHDL 語言的特點(diǎn) VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì) ,關(guān)于用 VHDL和原理圖輸入進(jìn)行CPLD/FPGA 設(shè)計(jì)的粗略比較 :在設(shè)計(jì)中 ,如果采用原理圖輸入的設(shè)計(jì)方式是比較直觀的。你要設(shè)計(jì)的是什么 ,你就直接從庫(kù)中調(diào)出來用就行了。這樣比較符合人們的習(xí)慣。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后 ,一旦其內(nèi)部開發(fā)完成后 ,其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn)。應(yīng)用 VHDL 進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是多方面的。 1 與其他的硬件描述語言相比 ,VHDL 具有更強(qiáng)的行為描述能力 ,從而決定了他成為系 統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語言。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu) ,從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。 2 VHDL 豐富的仿真語句和庫(kù)函數(shù) ,使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性 ,隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。 3 VHDL 語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。符合市場(chǎng)需求的大規(guī)模系統(tǒng)高效 ,高速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。 4 對(duì)于用 VHDL完成的一個(gè)確定的設(shè)計(jì) ,可以利用 EDA工具進(jìn)行邏輯綜合和優(yōu)化 ,并自動(dòng)的把 VHDL 描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表。 5 VHDL 對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性 ,設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu) ,也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么 ,而進(jìn)行獨(dú)立的設(shè)計(jì)。 VHDL 的設(shè)計(jì)流程 它主要包括以下幾個(gè)步驟 : 1 文本編輯 : 用任何文本編輯器都可以進(jìn)行 ,也可以用專用的 VHDL 編輯環(huán)境。通常VHDL 文件保存為 .vhd 文件。 2 功能仿真 : 將文件調(diào)入 VHDL 仿真軟件進(jìn)行功能仿真 ,檢查邏輯功能是否正確 (也叫前仿真 ,對(duì)簡(jiǎn)單的設(shè)計(jì)可以跳過這一步 ,只在布線完成以后 ,進(jìn) 行時(shí)序仿真 ) 3 邏輯綜合 : 將源文件調(diào)入邏輯綜合軟件進(jìn)行綜合 ,即把語言綜合成最簡(jiǎn)的布爾表達(dá)式。邏輯綜合軟件會(huì)生成 .edf 或 .edif 的 EDA 工業(yè)標(biāo)準(zhǔn)文件。 4 布局布線 : 將 .edf 文件調(diào)入 PLD 廠家提供的軟件中進(jìn)行布線 ,即把設(shè)計(jì)好的邏輯安放 PLD/FPGA 內(nèi)。 5 時(shí)序仿真 : 需要利用在布局布線中獲得的精確參數(shù) ,用仿真軟件驗(yàn)證電路的時(shí)序。(也叫后仿真 ) 通常以上過程可以都在 PLD/FPGA 廠家提供的開發(fā)工具。 6 器件編程 數(shù)字秒表的設(shè)計(jì)的要求 設(shè)計(jì)一 個(gè)基于 FPGA 的數(shù)字秒表的具體化技術(shù)指標(biāo)如下 : 1 能對(duì) 0 秒 ~12 小時(shí)范圍進(jìn)行計(jì)時(shí) 。 2 計(jì)時(shí)精度達(dá)到 10ms。 3 設(shè)計(jì)復(fù)位開關(guān)和啟停開關(guān) ,復(fù)位開關(guān)可以在任何情況下使用 ,使用以后計(jì)時(shí)器清零 ,并做好下一次計(jì)時(shí)的準(zhǔn)備。 4 用 FPGA 器件實(shí)現(xiàn) ,用 VHDL 語言編程 ,并進(jìn)行下載 ,仿真。 數(shù)字秒表設(shè)計(jì)的目的 本次設(shè)計(jì)的目的就是在掌握 VHDL語言的基礎(chǔ)上 ,了解 EDA技術(shù) ,掌握狀態(tài)機(jī)工作原理 ,同時(shí)了解計(jì)算機(jī)時(shí)鐘脈沖是怎么產(chǎn)生和工作的。在掌握所學(xué)的計(jì)算機(jī)組成與結(jié)構(gòu)課程理論知識(shí)時(shí)。通過對(duì)數(shù)字秒表的 設(shè)計(jì) ,進(jìn)行理論與實(shí)際的結(jié)合 ,提高與計(jì)算機(jī)有關(guān)設(shè)計(jì)能力 ,提高分