【文章內(nèi)容簡(jiǎn)介】 DPLL 結(jié)構(gòu)及工作 原理 全數(shù)字鎖相環(huán)路 (DPLL)的基本結(jié)構(gòu)如圖 1 所示。主要由鑒相器 DPD、數(shù)字環(huán)路濾波器 DLF、脈沖加減電路 (數(shù)控振蕩器 DCO)和分頻器 (可控變模 N)四部分構(gòu)成。脈沖加減電路的時(shí)鐘分別為 2Nfc,fc 為環(huán)路中心頻率。 DPLL 是一種相位反饋控制系統(tǒng)。它根據(jù)輸入信號(hào) fin 與本地恢復(fù)時(shí)鐘 fout 之間的相位誤差 (超前還是滯后 )信號(hào)送入數(shù)字環(huán)路濾波器 DLF 中對(duì)相位誤差信號(hào)進(jìn)行平滑濾波，并生成控制 DCO 動(dòng)作的控制信號(hào) DCS， DCO 根據(jù)控制信號(hào)給出的指令，調(diào)節(jié)內(nèi)部高速振蕩器的震蕩頻率，通過(guò)連續(xù)不斷的反饋調(diào) 節(jié)，使其輸出時(shí)鐘fout 的相位跟蹤輸入數(shù)據(jù) fin 的相位。 圖 1 全數(shù)字鎖相環(huán)基本結(jié)構(gòu) 環(huán)路模塊具體功能及其電路實(shí)現(xiàn) 數(shù)字鑒相器的設(shè)計(jì) 常用的鑒相器有兩種，異或門 (XOR)鑒相器和邊沿控制鑒相器 (ECPD)。與一般 DPLL 的DPD 設(shè)計(jì)不同，位同步 DPLL 的 DPD需要排除位流數(shù)據(jù)輸入連續(xù)幾位碼值保持不變的不利影 響。本文采用改進(jìn)型異或門鑒相器，它輸出一個(gè)表示本地恢復(fù)時(shí)鐘超前或滯后于輸入信號(hào)的相位誤差。如果本地恢復(fù)時(shí)鐘超前于輸入信號(hào)，則超前 /滯后脈沖 UD 輸出為高電平，反之 UD 輸出為低電平，如圖 2 所示。 圖 2 改進(jìn)型異或門鑒相器的原理圖及工作波形圖 可見，在輸出信號(hào) Fout 為超前、滯后和同步于 Fin 時(shí)， PE 脈沖的前沿距 離 Fin 的上升沿相位是不等的。 數(shù)字環(huán)路濾波器的設(shè)計(jì) 數(shù)字環(huán)路濾波器 (DLF)作用是消除鑒相器輸出的相位差信號(hào) PE 中的高頻成分，保證環(huán)路的性能穩(wěn)定，實(shí)際上可用一變?？赡嬗?jì)數(shù)器 (設(shè)模數(shù)為 K)來(lái)實(shí)現(xiàn)。 K 變?？赡嬗?jì)數(shù)器根據(jù)相差信號(hào) PE來(lái)進(jìn)行加減運(yùn)算。當(dāng) PE 為高電平時(shí)，計(jì)數(shù)器進(jìn)行加運(yùn)算，如果相加的結(jié)果達(dá)到預(yù)設(shè)的模值，則輸出一個(gè)進(jìn)位脈沖信號(hào) DP 給脈沖加減電路；當(dāng) PE為低電平時(shí)，計(jì)數(shù)器進(jìn)行減運(yùn)算，如果結(jié)果為零，則輸出一個(gè)借位脈沖信號(hào) DP 給脈沖加減電路。當(dāng) Fout 同步于Fin 或只有隨機(jī)干擾脈沖時(shí)，計(jì)數(shù)器加減的數(shù)目基本相等，計(jì)數(shù)結(jié)果在初始值處上下徘徊，不會(huì)產(chǎn)生進(jìn)位和借位脈沖，濾除因隨機(jī)噪聲引起的相位抖動(dòng)。計(jì)數(shù)器根據(jù)輸出結(jié)果生成控制DCO 動(dòng)作的控制指令。 K 變?？赡嬗?jì)數(shù)器模值 K 對(duì) DPLL 的性能指標(biāo)有著很大的影響。計(jì)數(shù)器模值 K的取值可根據(jù)輸入信號(hào)的相位抖動(dòng)而定，加大模值 K，有利于提高 DPLL 的抗噪能力，但是會(huì)導(dǎo)致較大的捕捉時(shí)間和較窄的捕捉帶寬。減小模值 K 可以縮短捕捉時(shí)間，擴(kuò)展捕捉帶寬，但是降低了 DPLL 的抗噪能力。本設(shè)計(jì)中選擇 K=4。在初始時(shí)刻，計(jì)數(shù)器被置初值為 K/2=2，這樣可以 DPLL 捕捉速度很快。 數(shù)控振蕩器的設(shè)計(jì) 數(shù)控振蕩器 ( DCO)在數(shù)字鎖相環(huán)路中所處的地位相當(dāng)于模擬鎖相環(huán)路中的電壓控制振蕩器。在本數(shù)字鎖相環(huán)設(shè)計(jì)中使用數(shù)控振蕩器是可變模式分頻器。它的輸出是調(diào)整可變分頻器的模值 N。該值的大小會(huì)隨著每個(gè) Fin 周期內(nèi) (Fin=1 時(shí) )鑒相輸出 PE 進(jìn)行調(diào)整。當(dāng) UD為高電平時(shí)，將可變分頻模值 N 增大，以調(diào)整分頻輸出使之相位滯后；當(dāng) UD 輸出為低電平時(shí)，將可變分頻模值 N 減小，已調(diào)整分頻輸出使之輸出相位提前。如果數(shù)字環(huán)路濾波器既沒有控制脈沖信號(hào) DP 輸出，那么，分頻模值 N 將保持不變，經(jīng)除 N 分頻后的輸出本地恢復(fù)信號(hào)相位和輸入信號(hào)相位處于同步狀態(tài)。 本地高速時(shí)鐘信號(hào) CLK 由片外高速振蕩器提供。時(shí)鐘信號(hào)周期大小決定了 DPLL 在鎖定狀態(tài)下相位跟蹤的精度，同時(shí)，它還影響 DPLL 的捕捉時(shí)間和捕捉帶寬。為提高相位跟蹤的精度以降低數(shù)據(jù)接收的誤碼率，時(shí)鐘信號(hào) CLK 的取值應(yīng)盡量高。本設(shè)計(jì)中取高速時(shí)鐘信號(hào) CLK 的振蕩頻率為 64MHz。數(shù)控振蕩器可由一個(gè)可逆計(jì)數(shù)器實(shí)現(xiàn)。 N 分頻器的設(shè)計(jì) N 分頻器則是一個(gè)簡(jiǎn)單的除 N 計(jì)數(shù)器。 N 分頻器對(duì)脈沖加減電路的輸出脈沖再進(jìn)行 N 分頻，得到整個(gè)環(huán) 路的輸出信號(hào) Fout。同時(shí)，因?yàn)?Fout=CLK/2N=fc，因此通過(guò)改變分頻值 N可以得到不同的環(huán)路中心頻率 fc。另外，模值 N 的大小決定了 DPLL的鑒相靈敏度為 π/N。 環(huán)路實(shí)現(xiàn) 本設(shè)計(jì)在 Altera 公司 開發(fā)軟件平臺(tái)上，利用 VHDL 語(yǔ)言運(yùn)用自頂向下的系統(tǒng)設(shè)計(jì)方法， 在 Altera 最新 CPLD芯片 MAXII240 上設(shè)計(jì)全數(shù)字鎖相環(huán)。將鎖相環(huán)路設(shè)計(jì)完畢后，并通過(guò) 集成環(huán)境進(jìn)行仿真、綜合、驗(yàn)證， DPLL 設(shè)計(jì)結(jié)果如圖 3。 圖 3 改進(jìn)型異或門鑒相器 DPLL 原理圖 其中，可逆計(jì)數(shù)器 counter2為環(huán)