【文章內(nèi)容簡(jiǎn)介】 logic； clk0 : in std_logic。 enable : out std_logic)。 end control。 architecture rtl of control is signal strobe : std_logic。 begin process (sysreset,reset0,on_off0) begin if (sysreset=?1? or reset0 = ?1?) then strobe = ?0?。 elsif (on_off0?event and on_off0 = ?1? ) then strobe = not strobe。 end if。 end process。 enable = strobe。 end rtl。 圖 控制模塊 仿真波形 跑表計(jì)時(shí)模塊 跑表計(jì)時(shí)模塊主要就是面對(duì)跑表的計(jì)時(shí)工作，由系統(tǒng)分頻 來(lái)支配計(jì)時(shí)的工作，由控制電路的信號(hào)來(lái)安排跑表。計(jì)時(shí)模塊有八個(gè)部分組成，它們分別是：小時(shí)十位信號(hào)、小時(shí)各位信號(hào)、分十位、分個(gè)位、秒十位、秒個(gè)位、秒 、秒 信號(hào)組成的。 15 它是講 1 個(gè)三進(jìn)制計(jì)數(shù)器、 5 個(gè)十進(jìn)制和 2 個(gè)六進(jìn)制的計(jì)數(shù)器串連在一起的，從而來(lái)實(shí)現(xiàn)這個(gè)跑表計(jì)時(shí)模塊的功能效果。由以上條件和功能形成的跑表的計(jì)時(shí)模塊的結(jié)構(gòu)框圖如 所示。 下面我們就要用源代碼來(lái)描述一下三進(jìn)制的、六進(jìn)制的和十進(jìn)制的計(jì)數(shù)器。 源代碼 5 library ieee。 use 。 use 。 use 。 entity count10 is port ( reset : in std_logic。 enable : in std_logic。 clk : in std_logic。 cout : out std_logic。 q : out std_logic_vector(3 downto 0))。 end count10。 architecture rtl of count10 is signal q_tmp : std_logic_vector(3 downto 0)。 begin process(clk) begin if (clk?event and clk =?1?) then if (reset = ?1?) then q_tmp = (others = ?0?)。 elsif (enable =?1?) then if (q_tmp =”1001”) then q_tmp = (others = ?0?)。 else q_tmp = q_tmp+1。 end if。 16 end if。 end if。 q = q_tmp。 end process。 cout = ?1? when q_tmp =”1001” and enable =?1? else ?0?。 end rtl。 圖 跑表計(jì)時(shí)模塊的結(jié)構(gòu)框圖 在這些計(jì)時(shí)的 VHDL 語(yǔ)言描述中，用元件形式調(diào)用計(jì)數(shù)器。但跑表的計(jì)時(shí)模塊的VHDL 源代碼如下所示 圖 計(jì)時(shí)模塊 仿真波形 17 跑表顯示模塊 跑表的理論上已經(jīng)成立了，但要想供大家觀測(cè)吸入信息，所以還 是需要八個(gè)七段的LED 顯示數(shù)碼管來(lái)展現(xiàn)給大家信息。 跑表顯示模塊的結(jié)構(gòu)框圖 如圖 所示。 圖 跑表顯示模塊的結(jié)構(gòu)框圖 跑表的顯示模塊由 count位選擇電路、譯碼電路、位選擇譯碼四個(gè)電路部分組成。 下面就來(lái)描述一下顯示模塊的電路。首先描述的是 八進(jìn)制計(jì)數(shù)器 count8，這個(gè)八進(jìn)制計(jì)數(shù)器沒(méi)有使能端口 enable 和進(jìn)位輸出端口 cout，它的結(jié)構(gòu)與計(jì)數(shù)器的結(jié)構(gòu) 基本上是相同 的。它的電路 VHDL 語(yǔ)言的描述如源代碼 6 所示。 源代碼 6 library ieee。 use 。 use 。 use 。 entity count8 is port ( reset : in std_logic。 clk : in std_logic。 sel : out std_logic_vector(2 downto 0))。 end count8。 architecture rtl of count8 is signal sel_tmp : std_logic_vector(2 downto 0)。 18 begin process(clk) begin if (clk?event and clk =?1?) then if (reset = ?1?) then sel_tmp = (others = ?0?)。 elsif (sel_tmp =”111”) then sel_tmp = (others = ?0?)。 else sel_tmp = sel_tmp+1。 end if。 end if。 sel = sel_tmp。 end process。 end rtl。 顯示位選的電路功能是根據(jù) count8 的輸出來(lái)表示的，可將他的信號(hào)傳輸?shù)揭粋€(gè)七段顯示數(shù)碼管的 choose 信號(hào)上。當(dāng)輸出為 000 時(shí)，這里的選通信號(hào)就被翻譯成了 00000001了。具體的顯示位選的譯碼 電路的 VHDL 的描述如下所示。 計(jì)時(shí)位選電路的輸出端口的計(jì)時(shí)數(shù)據(jù)的位數(shù) 三種。分別是 2 位的、 3 位 和 4 位的 計(jì)時(shí)數(shù)據(jù)。 圖 segment 信號(hào)與數(shù)碼管的關(guān)系 上面對(duì)的是數(shù)碼管其中一位的顯示模塊，它由七個(gè)塊組成的，每個(gè)位置都代表著一個(gè)信號(hào)由 0、 6 來(lái)組成的信號(hào)體。 19 七段顯示譯碼電路 VHDL 描述如源代碼 7 所示。 源代碼 7 library ieee。 use 。 entity seg7 is port（ q : in std_logic_vector(3 downto 0)。 segment : out std_logic_vector(6 downto 0))。 end seg7。 architecture rtl of seg7 is begin process(q) begin case q is when “0000” = segment = “0111111”。 when “0001” = segment = “0000110”。 when “0010” = segment = “1011011”。 when “0011” = segment = “1001111”。 when “0100” = segment = “1100110”。 when “0101” = segment = “1101101”。 when “0110” = segment = “1111101”。 when “0111” = segment = “0100111”。 when “1000” = segment = “1111111”。 when “1001” = segment = “1101111”。 when others = segment = “00000000”。 end case； end process； end rtl； 對(duì)跑表顯示模塊中的四個(gè)子電路描述以后，就可以進(jìn)行跑表顯示模塊的總體功能描述了。 20 圖 顯示模塊 仿真波形 仿真結(jié)果 仿真步驟： (1)建立一個(gè)波形編輯文件： FileNEWWaveform Editor file； (2)鼠標(biāo)指到左邊區(qū)域，左鍵 —右鍵，選中； (3) List移動(dòng)管腳 OK，把仿真用的管腳調(diào)出來(lái)； (4)設(shè)定參數(shù)： OptionsGrid size。FileEnd Time。ViewTime range； (5)給定輸入信號(hào)； (6)保存 .scf 文件； (7)MAX+PlusⅡ simulator。 仿真波形圖如圖 所示。 21 跑表的仿真波形 22 結(jié) 語(yǔ) 畢業(yè)設(shè)計(jì) 就要 結(jié)束 了 ， 在 整個(gè)研究設(shè)計(jì) 的 過(guò)程 中 ， 我收獲了許多許多 。剛開(kāi)始做畢業(yè)設(shè)計(jì)的時(shí)候是 激情澎湃 ，把畢業(yè)設(shè)計(jì)想的 很簡(jiǎn)單 ，以為跟以往的課程設(shè)計(jì) 一 樣， 隨便寫寫就完事了， 還 準(zhǔn)備 速戰(zhàn)速?zèng)Q 解決掉論文。 但是，剛開(kāi)始 做 的時(shí)候就發(fā)現(xiàn)原來(lái) 搞 一項(xiàng)研究并不像想象的那樣簡(jiǎn)單 。 剛開(kāi)始做 的時(shí)候 就發(fā)現(xiàn)自己的知識(shí)漏洞好多，僅 僅靠專業(yè)課本知識(shí)解決 不了 問(wèn)題的，在著手之前還必須學(xué)習(xí)相關(guān) 的 知識(shí)。在硬件調(diào)試過(guò)程中，總是出現(xiàn)大量莫名其妙的錯(cuò)誤 和警告 ，有的要花費(fèi)好長(zhǎng)時(shí)間才能分析出來(lái) 問(wèn)題所在，還要去結(jié)合相關(guān)的知識(shí)去調(diào)試修改 。當(dāng)然，當(dāng)看到自己所設(shè)計(jì)的跑表在精確地計(jì)時(shí)的時(shí)候還是很有成就感 還是很欣慰 的。 總之，本次畢業(yè)設(shè)計(jì) 后讓 我真正體驗(yàn)到了科學(xué)研究中 那種 一絲不茍的嚴(yán)謹(jǐn)工作態(tài)度，使我 掌握了 對(duì) VHDL 硬件描述語(yǔ)言的熟練運(yùn)用， 培養(yǎng)了我采用 理論聯(lián)系實(shí)際 的策略方法 ，提高 了 分析、解決計(jì)算機(jī)技術(shù)的實(shí)際問(wèn)題的獨(dú)立工作能力 ， 能對(duì)數(shù)字跑表進(jìn)行擴(kuò)展 ，了解了科學(xué)研究 與系統(tǒng)開(kāi)發(fā)的整體分析 的 步驟，并能更熟練地運(yùn)用 MAX+plus Ⅱ 平臺(tái)對(duì)設(shè)計(jì)進(jìn)行 編譯、仿真 ， 以及 選用 器件，完成 系統(tǒng)的 功能 。通過(guò)本次設(shè)計(jì)， 也使 我 的 專業(yè)知識(shí)得到拓展，科研 的 素質(zhì)得到提升，這些 都 將對(duì)我以后的學(xué)習(xí)和工作 以及研究有很大的幫助 。 23 致 謝 畢業(yè)設(shè)計(jì) 任務(wù) 已經(jīng)接近 了 尾聲， 這也標(biāo)志著 大學(xué)生活將 要畫上了句號(hào) 。 在這段時(shí)間里 ，我一直在老師的指導(dǎo)下從事 畢業(yè)設(shè)計(jì)的 學(xué)習(xí)和研究。 經(jīng)過(guò)一學(xué)期的辛勤努力，此次的畢業(yè)設(shè)計(jì)也到了收尾的階段，畢業(yè)設(shè)計(jì)的成果是用來(lái)檢驗(yàn)一個(gè)本科生的大學(xué)期間學(xué)習(xí)到的知識(shí)水平，由于經(jīng)驗(yàn)的 不足，在做畢業(yè)設(shè)計(jì)的時(shí)候總會(huì)有一些考慮不到的地方，所以如果沒(méi)有指導(dǎo)老師的指點(diǎn)和傳授經(jīng)驗(yàn)，以及在同一時(shí)間做設(shè)計(jì)的同學(xué)們的幫助，想去很好的完成本次畢業(yè)設(shè)計(jì)是困難的。 在這里首先要感謝趙老師。雖然老師代的課程較多，工作較忙，但作為我的指導(dǎo)老師在做設(shè)計(jì)的過(guò)程中，包括從最開(kāi)始查閱什么參考資料，到開(kāi)始擬定畢業(yè)設(shè)計(jì)題目，然后編寫開(kāi)題報(bào)告和論文草稿的確定，以及后期詳細(xì)設(shè)計(jì)過(guò)程等丁老師都給予了我嚴(yán)謹(jǐn)細(xì)心的指點(diǎn)。并且在設(shè)計(jì)中有我不太懂不太會(huì)的地方，丁老師都會(huì)不厭其煩的指導(dǎo)我學(xué)習(xí)，認(rèn)真糾正其中每個(gè)不該有的錯(cuò)誤。 其次還要感激在學(xué)校學(xué)習(xí)期間所有教導(dǎo)老師，認(rèn)真負(fù)責(zé)的教導(dǎo)我們，讓我們打下堅(jiān)實(shí)的專業(yè)知識(shí)基礎(chǔ)。同時(shí)還要感謝身邊互幫互助一起努力的同學(xué)，正是你們的鼓勵(lì)才能讓我在繁雜的設(shè)計(jì)上堅(jiān)持到底，并且最終順利的做完本次畢業(yè)設(shè)計(jì)。 還要 感謝 在大學(xué)里的 各位傳道授業(yè)解惑的老師 們 ，使我掌握了扎實(shí)的基礎(chǔ)知識(shí)和技能，這為畢業(yè)設(shè)計(jì)的完成奠定了堅(jiān)實(shí)的理論基礎(chǔ)。 感謝本次和我一起認(rèn)真做畢業(yè)設(shè)計(jì)的同學(xué)們，與他們的交流，不僅讓我學(xué)到了有關(guān)專業(yè)方面的許多知識(shí)，而且也從他們身上學(xué)到了許多優(yōu)秀的品質(zhì)。 感謝和我一起生活的室友，正是因?yàn)橛辛?他 們的支 持和鼓勵(lì)，才 讓我 的生活 充滿快樂(lè)與溫馨 。 再次 向 身邊所有的同學(xué)、朋友、老師 表示衷心的感謝！最后感謝我的母校安陽(yáng)工學(xué)院這兩年來(lái)的全力培養(yǎng)。 24 參考文獻(xiàn) [1]姜立東 編著 . VHDL 語(yǔ)言程序設(shè)計(jì)及應(yīng)用 . 北京：郵電大學(xué)出版社， 2020. [2]王志鵬 編著