【文章內容簡介】 四輸入查找表（LUT）、一個可編程觸發(fā)器、進位鏈和級聯鏈。其中由EAB構成的嵌入式陣列可以用來實現各種存儲器及復雜的邏輯功能，如數字信號處理、微控制器、數據傳輸等；由LAB構成的邏輯陣列用來實現普通邏輯功能，如計數器、加法器、狀態(tài)機、多路選擇器等。嵌入式陣列和邏輯陣列結合而成的嵌入式門陣列的高性能和高密度特性，使得設計人員可在單個器件中實現一個完整的系統(tǒng)。Altera也提供功能強大的開發(fā)工具，涵蓋整個開發(fā)流程。QuartusII提供一個集成的、簡單易用的開發(fā)環(huán)境，支持所有的Altera系列的FPGA器件 Altera新推出CycloneII系列可編程邏輯器件，其主要特點如下：,。內部集成專用數字信號處理模塊（DSP block），該模塊具有乘和累加功能，該系列器件最多能夠提供28個DSP模塊。CycloneII系列FPGA具有如下的性能特征：（1）4608到68416個邏輯單元（2）（3）通過低成本的連續(xù)的配置設備支持遠程更新配置（4）支持LVTTL、LVCMOS、SSTL2和SSTL3輸入/輸出標準（5）支持66MHz，32位PCI標準（6）支持低速（311Mbps）LVDS輸入/輸出（7）每片芯片擁有多達2個的鎖相環(huán)，這些鎖相環(huán)具有乘法和移相性能（8）多達8個全局時鐘，每塊芯片多達6個時鐘資源（9）支持高速外部存儲器，包括DDR SDRAM（133MHz），FCRAM，單一信息率的SDRAM（10） 支持多種多樣的IP，這些IP來自Altera MegaCore和AMPP本次所采用的altera cyclone II ep2c8q208c8參數如下： 圖 quartus II 開發(fā)環(huán)境介紹 quartus II 軟件介紹 Quartus II 是altera公司推出的針對altera的FPGA的開發(fā)環(huán)境，此軟件界面友好易懂，支持多種語言的描述，設計者可以在此環(huán)境中完成相關設計的全部流程知道最后下載芯片驗證，主要特點如下: (1）支持原理圖式圖形輸入、文本設計、內存編輯、模塊化設計 （2）支持EDIT、HDL和VQM等第三方設計工具 （3）強大的邏輯綜合，功能和時序仿真 使用QuartusII開發(fā)工具進行設計，設計者無需精通器件內部的復雜結構，只需要自己熟悉設計的輸入工具，如HDL語言、原理圖或者波形進行設計輸入QuartusII將會自動地把這些設計輸入轉化為目標結構所要求的格式，由于有關結構的詳細知識已經裝入開發(fā)工具，設計者不需要手工優(yōu)化自己的設計，因此能大大提高設計效率。 FPGA開發(fā)方法及流程 傳統(tǒng)的系統(tǒng)硬件設計一般采用自下而上（bottomup）的設計方法，即系統(tǒng)硬件設計從選擇器件開始，并用這些元器件進行設計，完成系統(tǒng)各獨立功能模塊，然后再將各功能模塊連接起來，完成整個系統(tǒng)的硬件設計。這種方法是基于元件的，設計者往往很不自由。設計思路也不能完全打開。 現在，普遍采用自上而下（topdown）的設計方法，就是從系統(tǒng)總體要求出發(fā)，自上而下的逐步將設計內容細化，最后完成系統(tǒng)硬件的整體設計。這種方法是基于需求的，在滿足需求的同時開發(fā)人員也有很大的自由度。 FPGA設計自上而下可以分為三個層次：第一層次：行為描述。實質上就是對整個系統(tǒng)數學模型的描述。第二層次：RTL方式描述，又稱寄存器傳輸描述。為第三層次的邏輯綜合做準備。第三層次：邏輯綜合。利用邏輯綜合上具，將RTL方式描述的程序轉換成用基本邏輯元件表示的文件。 FPGA的開發(fā)流程為：（1）設計輸入。將所要設計的電路以開發(fā)軟件要求的某種形式表達出來，并輸入到相應軟件中，主要包括原理圖輸入和HDL文本輸入，常用的有verilog和VHDL，原理圖和hdl混合編程也是常用方法。（2）綜合。將較高層次的設計描述自動地轉化為較低層次描述，這一過程由軟件完成。（3）適配。將綜合器產生的網表文件配置于指定的目標器件中，并產生最終的可下載文件。（4）仿真。利用仿真軟件或者軟件本身的仿真功能完成對所設計電路功能的驗證，包括時序仿真和功能仿真。（5）編程。把配置后生成的編程文件裝入到FPGA或者配置器件中，一般有jtag模式，as模式等等。第四章 設計思路及基帶成形 整體設計思路 從需求出發(fā)然后分配到各個模塊具體實施，載波的產生采用dds直接合成，利用FPGA內部的rom存儲器，將數據存放到rom中再通過調用產生兩路正交的載波信號。載波生成后再分別對基帶信號進行調制，最后通過加法器輸出即為QAM數字信號再經過D/A轉換輸出即可。 基帶成形數據信號輸入之后首先要進行進制的轉換，我們最終是16QAM的信號，所以應該是由二進制轉換為四進制。由于本次設計為全數字的調制器主要研究對象為調制過程，故基帶成形方面沒有使用數字濾波器和其他算法等等。直接對數據進行進制的轉換以形成基帶。基帶成形采樣時鐘為1M，其實質為串轉并的設計電路，：基帶011010111000110101010011數據011010111000110101010011 輸入 成形 以上過程利用verilog進行描述后進行編譯最后使用quartus II本身自帶的仿真工具進行參數設置后仿真，： 第五章 載波的產生和調制 載波的產生 dds原理DDS是現代信號處理中一項關鍵的的數字化技術，DDS是直接數字頻率合成的縮寫，相比傳統(tǒng)的頻率合成器DDS具有低成本，低功耗，高分辨率和轉換時間快等特點，廣泛應用在電信與電子儀器領域，是實現設備全數字化的一個關鍵技術。一塊DDS一般包括頻率控制寄存器，高速相位累加器和正弦計算器三個部分，頻率控制寄存器可以串行或并行的方式裝載并寄存用戶輸入的頻率控制碼；而相位累加器根據dds頻率控制碼在每個時鐘周期內進行相位累加，得到一個相位值；正弦計算器則對該相位值計算數字化正弦波幅度（芯片一般通過查表得到）。DDS芯片輸出的一般是數字化的正弦波，因此還需經過高速D/A轉換器和低通濾波器才能得到一個可用的模擬頻率信號。DDS有如下優(yōu)點　　頻率分辨率高，輸出頻點多，可達2的N次方個頻點(N為相位累加器位數)； 　　 頻率切換速度快，可達us量級； 　　 頻率切換時相位連續(xù)； 　　 可以輸出寬帶正交信號； 　　 輸出相位噪聲低，對參考頻率源的相位噪聲有改善作用； 　　 可以產生任意波形； 　　 全數字化實現，便于集成，體積小，重量輕。在各行各業(yè)的測試應用中，信號源扮演著極為重要的作用。但信號源具有許多不同的類型，不同類型的信號源在功能和特性上各不相同，分別適用于許多不同的應用。目前，最常見的信號源類型包括任意波形發(fā)生器，函數發(fā)生器，RF信號源，以及基本的模擬輸出模塊。信號源中采用DDS技術在當前的測試測量行業(yè)已經逐漸稱為一種主流的做法。 典型的DDS函數發(fā)生器：一個完整周期的函數波形被存儲在上面所示的存儲器查找表中。相位累加器跟蹤輸出函數的電流相位。為了輸出一個非常低的頻率，采樣樣本之間的差相位(Δ)將非常小。例如，一個很慢的正弦波可能將有1度的Δ相位。則波形的0號采樣樣本采得0度時刻的正弦波的幅度，而波形的1號采樣將采得1度時刻的正弦波的幅度，依次類推。經過360次采樣后，將輸出正弦曲線的全部360度，或者確切地說是一個周期。一個較快的正弦波可能會有10度的Δ相位。于是，36次采樣就會輸出正弦波的一個周期。如果采樣率保持恒定，上述較慢的正弦波的頻率將比較快的正弦波慢10倍。 　　進一步說，一個恒定的Δ相位必將導致一個恒定正弦波頻率的輸出。但是，DDS技術允許通過一個頻率表迅速地改變信號的Δ相位。函數發(fā)生器能夠指定一個頻率表，該表包括由波形頻率和持續(xù)時間信息組成的各個段。函數發(fā)生器按順序產生每個定義的頻率段。通過生成一個頻率表，可以構建復雜的頻率掃描信號和頻率跳變信號。DDS允許函數發(fā)生器的相位從一級到另一級連續(xù)變化。 　　矢量信號發(fā)生器提供高靈