【文章內(nèi)容簡介】 入式開發(fā)軟件、可編程邏輯設計于一體，是一種綜合性的開發(fā)平臺。 使用 Quartus II 的設計過程包括以下幾步，若任一步出錯或未達到設計要求則應修改設計，然后重復以后各步， Quartus II 的設計流程如圖 11 所示 。 圖 11 Quartus II 的設計流程 。邏輯設計的輸入方法有原理圖形輸入、文本輸入、波形輸入及第三方 EDA 工具生成的設計網(wǎng)表文件輸入等。輸入方法不同，生成設計文件的名稱后綴就不同。 。首 先，根據(jù)設計項目要求設定編譯參數(shù)和編譯策略。然后對設計項目進行網(wǎng)表提取、邏輯綜合、器件適配，并產(chǎn)生報告文件，延時信息文件和器件編程文件，供分析、仿真和編程使用。 。設計項目校驗方法包括功能仿真、模擬仿真和定時分析。功能仿真是在不考慮器件延時的理想情況下仿真設計項目的一種項目驗證方法，稱為前仿設計輸入 編譯項目 仿真與定時分析 編程測試 完成 修改設計 天津職業(yè)技術師范大學 20xx 屆本科生畢業(yè)設計 6 真。模擬仿真是在考慮設計項目具體適配器件的各種延時的情況下仿真設計項目的一種項目驗證方法，稱為后仿真。定時分析用來分析器件引腳及內(nèi)部節(jié)點之間的傳輸路徑延時、時序邏輯的性能以及器件內(nèi)部各種寄存器的建立保 持時間。 。用 Quartus II 編程器通過 Altera 編程硬件或其它工業(yè)標準編程器，將經(jīng)過仿真確認后的編程目標文件便如所選定的 Altera 可編程邏輯器件中，然后加入實際激勵信號，測試是否達到設計要求。 天津職業(yè)技術師范大學 20xx 屆本科生畢業(yè)設計 7 2 系統(tǒng)設計方案的研究 由于本系統(tǒng)由多部分構成，在此根據(jù)各部分的基本原理，對各方案進行分析和比較。 系統(tǒng)實現(xiàn)的原理 本設計采用直接數(shù)字合成技術設計正弦信號發(fā)生器。 直接數(shù)字合成器 由 FPGA、低通濾波器、 D/A 轉換等部分組成，其中主要為用 FPGA 實現(xiàn)直接數(shù)字合成器 (DDS)的功能。通過鍵盤輸入頻率控制字、相位控制字和幅值控制字，使其輸出一定頻率、相位和幅值的正弦波信號，經(jīng)過低通濾波器后形成平滑的著正弦波。該發(fā)生器具有調(diào)頻迅速的優(yōu)點。由于本系統(tǒng)主要用 FPGA 開發(fā)板，故在此著重介紹 直接數(shù)字合成技術的原理及其 FPGA 實現(xiàn)。 DDS 的基本原理 直接數(shù)字合成技術 (DDS)是從相位概念出發(fā)直接合成所需波形的一種新的頻率合成技術。近年來，技術和器件水平不斷發(fā)展，這使 DDS 合成技術也得到了飛速的發(fā)展，它在相對帶寬、頻率轉換時間、相位連續(xù)性、正 交輸出、高分辨力以及集成化等一系列性能指標方面已遠遠超過了傳統(tǒng)的頻率合成技術所能達到的水平，完成了頻率合成技術的又一次飛躍，是目前運用最廣泛的頻率合成技術 。 直接數(shù)字合成器 (DDS)的基本原理： DDS 是利用采樣定理，根據(jù)相位間隔對正弦信號進行取樣、量化、編碼，然后儲存，構成一個正弦查詢表，通過查表法產(chǎn)生波形[10]。它是由參考時鐘、相位累加器、正弦查詢表 、 D/A 轉換器 和低通濾波器 組成，直接數(shù)字合成器原理框圖如圖 21 所示 。 圖 21 直接數(shù)字合成器原理框圖 時鐘 A 位 D 位 輸出 N位 低 通 濾波器 正 弦 查詢表 D/A 頻率控制字 K 相 位 累加器 天津職業(yè)技術師范大學 20xx 屆本科生畢業(yè)設計 8 相位累加器由 N 位加法器與 N 位累加寄存器級聯(lián)構成，其原理框圖如圖 22 所示。每來一個時鐘脈沖 fclk， N 位加法器將頻率控制數(shù)據(jù) K 與累加寄存器輸出的累加相位數(shù)據(jù)相加，把相加后的結果 Y 送至累加寄存器的輸入端。累加寄存器一方面將在上一時鐘周期作用后所產(chǎn)生的新的相位數(shù)據(jù)反饋到加法器的輸入端，以使加法器在下一時鐘的作用下繼續(xù)與頻率控制數(shù)據(jù) K 相加；另一方面以相加后的結果形成正弦查詢表的地址 ,取 出表中與該相位對應的單元中的幅度量化正弦函數(shù)值，作為取樣地址值送入幅度 /相位轉換電路。這樣就可把存儲在波形存儲器內(nèi)的波形抽樣值 （ 二進制編碼 ） 經(jīng)查找表查出，完成相位到幅值轉換。波形存儲器的輸出送到 D/A 轉換器，D/A 轉換器將數(shù)字量形式的波形幅值轉換成所要求合成頻率的模擬量形式信號。 圖 22 相位累加器原理框圖 由此可以看出，相位累加器在每一個時鐘脈沖輸入時，把頻率控制字累加一次，相位累加器輸出的數(shù)據(jù)就是合成信號的相位。當相位累加器加滿量時就會產(chǎn)生一次溢出，溢出頻率就是 DDS 輸出的信號頻率。 相位累加器的最大計數(shù)長度與正弦查詢表中所存儲的相位分隔點數(shù)相同，在取樣頻率 （ 由參考時鐘頻率決定 ） 不變的情況下，由于相位累加器的相位增量不同，將導致一周期內(nèi)的取樣點數(shù)不同，輸出信號的頻率也相應變化。如果設定累加器的初始相位，則可以對輸出信號進行相位控制。 圖 23 波形 ROM 示意圖 當 ROM 地址線上的地址 （ 相位 ） 改變時 ， 數(shù)據(jù)線上輸出相應的量化值 （ 幅度量化序列 ） 。因為波形 ROM 的存儲容量有限，相位累加器的字長一般不等于 ROM 地址線的位數(shù) ， 因此在這個過程當中也又會引入相位截斷誤差。 N 位 加法器 N 位相位 寄 存 器 fclk 頻率控制字 K 輸出序列 N 波形 ROM 地址 波形 相位量化序列 正弦幅度量化序列 天津職業(yè)技術師范大學 20xx 屆本科生畢業(yè)設計 9 D/A 轉換器將波形 ROM 輸出的幅度量化序列轉化成對應的電平輸出 ， 將數(shù)字信號轉換成模擬信號。但輸出波形是一個階梯波形，必須經(jīng)過抗鏡像濾波，濾除輸出波形中的鏡像才能得到一個平滑的波形。抗鏡像濾波器是一個低通濾波器，要求在輸出信號的帶寬內(nèi)有較平坦的幅頻特性，在輸出鏡像頻率處有足夠的抑止。 根據(jù) DDS 的基本結構，可以推出以下一些結論 ： 頻率控制字 K 唯一地確定一個單頻模擬余弦信號 Sout=cos(2foutt)的頻率 fout， fout=Kf clk/2N （ 21） 當 K=1 的時候 DDS 輸出最低頻率為 Δf， Δf=fclk/2N （ 22） 這就是 DDS 的頻率分辨率，所以，當 N 不斷增加的時候 DDS 的頻率分辨率可以不斷的提高。 D/A 轉換器的輸出波形相當于是一個連續(xù)平滑波形的采樣，根據(jù)奈奎斯特采樣定律，采樣率必需要大于信號頻率的兩倍。也就是 說 D/A 轉化器的輸出如果要完全恢復的話，輸出波形的頻率必須小于 fclk/2N。一般來說，由于低通濾波器的設計不可能達到理想情況，即低通濾波器總是有一定的過渡帶的，所以輸出頻率還要有一定的余量，一般來說在實際應用當中 DDS 的輸出頻率不能超過 。 FPGA 實現(xiàn)的直接數(shù)字合成器 圖 24 系統(tǒng)總體設計框圖 本設計基于 DDS 的基本原理，利用 Altera 公司的 FPGA 芯片 Cyclone II 系列器件設法將波形采樣點的值依次通過數(shù)模轉換器 (MDAC)轉換成模擬量輸出 ,可達到預期 的目的，具有較高的性價比。其基本環(huán)節(jié)由計數(shù)器 (Counter)、只讀存儲器 (EPROM)、數(shù)碼管 顯 示 低通濾波 按鍵輸入控 制 字 FPGA 相 位 累加器 波 形 存儲器 D/A 轉換器 波形輸出 天津職業(yè)技術師范大學 20xx 屆本科生畢業(yè)設計 10 數(shù)模轉換器 (MDAC)和濾波器等組成 （ 同 DDS 原理 ） 。具體方案如下 ： 累加器由加法器和 D 觸發(fā)器級聯(lián)組成。在時鐘脈沖 fclk 的控制下，對輸入頻率控制字 K 進行累加，累加滿量時產(chǎn)生溢出。相位累加器的輸出對應于該合成周期信號的相位，并且這個相位是周期性的，在 0～ 2π 范圍內(nèi)起變化。相位累加器位數(shù)為 N，最大輸出為 2N1，對應于 2π 的相位，累加一次就輸出一個相應的相位碼，通過查表得到正弦信號的幅度，然后經(jīng) D/A 轉換及低通濾波器濾除不 需要的取樣分量，以便輸出頻譜純凈的正弦波信號 [11]。整個 DDS 電路的電路結構如圖 25 所示 。 圖 25 FPGA 實現(xiàn)的 DDS 原理框圖 移相原理 所謂移相是指兩路同頻的信號，以其中的一路為參考，另一路相對于該參考作超前或滯后的移動，即稱為相位的移動。兩路信號的相位不同，便存在相位差，簡稱相差。若我們將一個信號周期看作是 360176。 ，則相差的范圍就在 0176。 ～ 360176。 之間。例如在圖 26 中，以 A 信號為參考， B 信號相對于 A 信號作滯后移相 φ176。 ，則稱 A 超前B φ176。 ， 或稱 B 滯后 A φ176。 。 相位 /幅度轉換電路 系 統(tǒng) 控 制 電 路 輸入寄存器 算術運算電路 加法器 低位累加器 ROM 算術運算電路 高位累加器 輸出控制 基準時鐘 頻率調(diào)諧字輸入 頻率控制字 相位控制字 控制信號 相位累加器 進位信號 輸出 天津職業(yè)技術師范大學 20xx 屆本科生畢業(yè)設計 11 圖 26 移相示意圖 若輸出信號 A 和 B 的相位差可調(diào)，須保證兩路信號同步，故應滿足以下條件： (1)輸入到兩個頻率合成器芯片的參考時鐘之間的相位偏移要足夠小。這個相移會導致輸出信號之間產(chǎn)生與之成比例的相移。因此在布線時必須精心設計，使從FPGA 輸出參考時鐘的引腳到兩個頻率合成器芯片的參考時鐘輸入引腳的引線距離相等，以保證系統(tǒng)時鐘同步。另外，參考時鐘上升／下降沿的抖動應盡 可能小，并且時間應盡可能短，因為不同頻率合成器芯片輸入電路的觸發(fā)電壓不同，因此參考時鐘的上升／下降沿時間太長會增加輸出信號的相位誤差。 (2)頻率控制字送到頻率合成器的數(shù)據(jù)緩沖區(qū)后，還必須通過一個更新時鐘才能將數(shù)據(jù)緩沖區(qū)中的數(shù)據(jù)送到相位累加器，成為有效數(shù)據(jù)后進行輸出。頻率合成器有兩種更新時鐘產(chǎn)生方式，一種由 FPGA 內(nèi)部自動產(chǎn)生，另一種由外部提供。要使兩路輸出信號同步，必須使用外部 I/O 更新時鐘，同時必須使參考時鐘信號 (REFCLK)與外部 I／ O 更新時鐘 (UPDATE CLK)上升沿之間滿足圖 27 所示的時序 關系。 圖 27 參考時鐘與更新時鐘之間的時序關系圖 更新時鐘的上升沿必須在參考時鐘的下降沿 t1 之后與下一個下降沿 t2 之前之間(圖 27 中深色區(qū)間為有效區(qū)域 )產(chǎn)生，這樣可以使兩個 頻率合成器 工作在相同的系統(tǒng)時鐘 （ 參考時鐘乘以一定倍數(shù) ） 下，且它們的系統(tǒng)時鐘脈沖數(shù)相差不能超過 1 個脈沖。 Ф ? 2? tw sin(wt) A B t2 有效區(qū) REFCLK UPDATE t1 天津職業(yè)技術師范大學 20xx 屆本科生畢業(yè)設計 12 (3)在第一次傳送數(shù)據(jù)之前必須先使 頻率合成器 復位，以保證 其 輸出 的 相位 是 可知 的 。因為 DDS 芯片 的相位輸出是連續(xù)的，所示復位信號可使 兩個 頻率合成器 的相位累加器復位到 COS(0)狀態(tài)。新的數(shù)據(jù)送到相位累加器時，它們之間的相位關系可以得到保持，也可以通過相位控制字來調(diào)節(jié)兩片 頻率合成器 之間的相位 差 [12]。 系統(tǒng)實現(xiàn)方案分析與比較 在這個系統(tǒng)中，較為困難的部分是由 FPGA 實現(xiàn)頻率合成器的功能。因為要求產(chǎn)生頻率可調(diào) 的 正弦波，且都要以數(shù)字的形式進行控制和處理，所以在設計中將分別對部分電路提出幾種實現(xiàn)方案并進行分析和論證。 頻率合成器方案 頻率合成是指對一個標準信號頻率經(jīng)過一系列算術運算，產(chǎn)生具有相同精度和穩(wěn)定度的大量離 散頻率的技術 [13]。頻率合成有多種實現(xiàn)方法，其中直接數(shù)字頻率合成技術與傳統(tǒng)頻率合成技術相比具有難以比擬的優(yōu)點，如頻率切換速度快、分辨率高、頻率和相位