【正文】 .................................................... 27 4 系統(tǒng)的實現(xiàn) ................................................................................................................. 29 系統(tǒng)的計算 ...................................................................................................... 29 系統(tǒng)的實現(xiàn) ...................................................................................................... 30 結(jié) 論 ......................................................................................................................... 33 參考文獻(xiàn) ......................................................................................................................... 34 致 謝 ......................................................................................................................... 36 附錄 1： DDS 頂層模塊圖 ............................................................................................ 37 附錄 2：源程序清單 ..................................................................................................... 38 天津職業(yè)技術(shù)師范大學(xué) 20xx 屆本科生畢業(yè)設(shè)計 1 1 引 言 課題背景 在一些電子設(shè)備的電路板故障檢測儀中，往往需要頻率、幅度都能由計算機(jī)自動調(diào)節(jié)的信號源。 電子系統(tǒng)的集成化，不僅可使系統(tǒng)的體積小、重量輕且功耗低，更重要的是可使系統(tǒng)的可靠性大大提高。 DDS 具有相位和頻率分辨率高、穩(wěn)定度好、頻率轉(zhuǎn)換時間短、輸出相位連續(xù)、可以實現(xiàn)多種數(shù)字與模擬調(diào)制的優(yōu)點，而可編程門陣列 (FPGA)具有集成度高、通用性好、設(shè)計靈活、編程方便、可以實現(xiàn)芯片的動態(tài)重構(gòu)等特點，因此可以快速地完成復(fù)雜的數(shù)字系統(tǒng)。在保證信號發(fā)生器的穩(wěn)定性、頻率范圍、幅值范圍等指標(biāo)的同時，實現(xiàn)對輸出信號的頻率、相位和幅值的數(shù)字控制是現(xiàn)代信號發(fā)生器的發(fā)展方向。 DDS 是一個開環(huán)系統(tǒng)，無任何反饋環(huán)節(jié)，這種結(jié)構(gòu)使得 DDS天津職業(yè)技術(shù)師范大學(xué) 20xx 屆本科生畢業(yè)設(shè)計 3 的頻率轉(zhuǎn)換時間極短。目前，大多數(shù) DDS 的分辨率在 1HZ 數(shù)量級，許多小于 1MHZ，甚至更小。 (2)輸出雜散大 。 天津職業(yè)技術(shù)師范大學(xué) 20xx 屆本科生畢業(yè)設(shè)計 4 現(xiàn)場可編程門陣列 (FPGA) FPGA 是英文 Field Programmable Gate Array 的縮寫，即現(xiàn)場可編程門陣列，它是在 PAL、 GAL、 EPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。自 IEEE公布了 VHDL的標(biāo)準(zhǔn)版本之后，各 EDA公司相繼推出了自己的 VHDL設(shè)計環(huán)境，或宣布自己的設(shè)計工具支持 VHDL。 VHDL的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件 ，一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分 ， 及端口 )和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。 圖 11 Quartus II 的設(shè)計流程 。功能仿真是在不考慮器件延時的理想情況下仿真設(shè)計項目的一種項目驗證方法，稱為前仿設(shè)計輸入 編譯項目 仿真與定時分析 編程測試 完成 修改設(shè)計 天津職業(yè)技術(shù)師范大學(xué) 20xx 屆本科生畢業(yè)設(shè)計 6 真。通過鍵盤輸入頻率控制字、相位控制字和幅值控制字，使其輸出一定頻率、相位和幅值的正弦波信號，經(jīng)過低通濾波器后形成平滑的著正弦波。每來一個時鐘脈沖 fclk， N 位加法器將頻率控制數(shù)據(jù) K 與累加寄存器輸出的累加相位數(shù)據(jù)相加，把相加后的結(jié)果 Y 送至累加寄存器的輸入端。 圖 23 波形 ROM 示意圖 當(dāng) ROM 地址線上的地址 （ 相位 ） 改變時 ， 數(shù)據(jù)線上輸出相應(yīng)的量化值 （ 幅度量化序列 ） 。 D/A 轉(zhuǎn)換器的輸出波形相當(dāng)于是一個連續(xù)平滑波形的采樣，根據(jù)奈奎斯特采樣定律，采樣率必需要大于信號頻率的兩倍。相位累加器位數(shù)為 N，最大輸出為 2N1，對應(yīng)于 2π 的相位，累加一次就輸出一個相應(yīng)的相位碼，通過查表得到正弦信號的幅度，然后經(jīng) D/A 轉(zhuǎn)換及低通濾波器濾除不 需要的取樣分量，以便輸出頻譜純凈的正弦波信號 [11]。例如在圖 26 中，以 A 信號為參考， B 信號相對于 A 信號作滯后移相 φ176。 (2)頻率控制字送到頻率合成器的數(shù)據(jù)緩沖區(qū)后，還必須通過一個更新時鐘才能將數(shù)據(jù)緩沖區(qū)中的數(shù)據(jù)送到相位累加器，成為有效數(shù)據(jù)后進(jìn)行輸出。因為要求產(chǎn)生頻率可調(diào) 的 正弦波，且都要以數(shù)字的形式進(jìn)行控制和處理，所以在設(shè)計中將分別對部分電路提出幾種實現(xiàn)方案并進(jìn)行分析和論證。 AD9850 是 AD 公司采用先進(jìn)的 DDS 技術(shù)， 1996 年推出的高集成度 DDS 頻率合成器，它內(nèi)部包括可編程 DDS 系統(tǒng)、高性能 DAC 及高速比較器，能實現(xiàn)全數(shù)字編程控制的頻率合成器和時鐘發(fā)生器。 DAC 輸出兩個互補(bǔ)的模擬電流，接到濾波器上。 可編程正弦波發(fā)生器芯片 ML2035 設(shè)計巧妙，具有可編程、使用方便、價格低廉等優(yōu)點，應(yīng)用范圍廣泛，適合需要低成本、高可靠性的正弦信號的場合。就合成信號質(zhì)量而言，專用 DDS 芯片由于采用特定的集成工藝，內(nèi)部數(shù)字信號抖動很小，可以輸出高質(zhì)量的模擬信號；利用 FPGA也能輸出較高質(zhì)量的信號，雖然達(dá)不到專用 DDS 芯片的水平，但信號精度誤差在允許范圍之內(nèi) [16]。 移相方案 要實現(xiàn)兩路信號具有確定的相位差，采用數(shù)字移相技術(shù)，這是目前移相技術(shù)的潮流。 綜合各方面考慮本設(shè)計采用前一種方式，具體調(diào)整方法如下： 可預(yù)置計數(shù)器的初值不同，從 ROM 中讀出周期信號函數(shù)采樣信號時的起始地址就不同，對應(yīng)的信號相位也就不同。然后由單片機(jī)根據(jù)鍵盤輸入的不同要求，對各點數(shù)據(jù)乘相應(yīng)系數(shù)并 疊加，再將所得到的新數(shù)據(jù)存儲在 RAM 中，此時便得到了所需要的波形數(shù)據(jù)表。 天津職業(yè)技術(shù)師范大學(xué) 20xx 屆本科生畢業(yè)設(shè)計 16 方案二：采用特殊存儲器雙口 RAM。 BCD乘法器 14527接成加法級聯(lián)方式，輸入頻率由晶振提供，級聯(lián)輸出頻率為： 1 0 0 0 0 k5k410k31 0 0k21 0 0 0k11 0 0 0 0f ????????? （ 23） 式中 K K K K K5 為 BCD 乘法器置數(shù)。 Cyclone II FPGA 器件的成本比第一代 Cyclone 器件低 30%，可滿足低成本大批量應(yīng)用需求。這些乘法器可用于實現(xiàn)通用 DSP 功能，如有限沖擊響應(yīng) (FIR)濾波器、快速傅立葉變換、相關(guān)器、編 /解碼器以及數(shù)控振蕩器 (NCO)。 片內(nèi)匹配 支持驅(qū)動阻抗匹配和片內(nèi)串行終端匹配。另外， EP2C8Q208C8 / EP2C8Q208C8N 的型號標(biāo)識如表 23 所示。 在設(shè)計相位累加器模塊和加法器模塊時采用 FPGA 單元庫 中 16～ 32 位加法器，它們可以很容易地實現(xiàn)高達(dá) 32 位的相位累加器。 相位 /幅度轉(zhuǎn)換電路中的主要問題在于 ROM 的大小。 查找表型 FPGA的可編程邏輯單元是由功能為查找表構(gòu)成邏輯函數(shù)發(fā)生器 , 實現(xiàn)與其它功能塊的可編程連接。EP2C8采用查找表 (LUT)和嵌入式陣列塊 (EAB)結(jié)合的結(jié)構(gòu)，可用來實現(xiàn)存儲器、專用天津職業(yè)技術(shù)師范大學(xué) 20xx 屆本科生畢業(yè)設(shè)計 22 邏輯功能和通用邏輯功能，每個 LE包含四個輸入 LUT、一個可編程的觸發(fā)器、進(jìn)位鏈和一個層疊鏈。 波形表的生成 直接數(shù)字頻率合成器選用基于查詢表 LUT 的方法這類方法，在 ROM 中存儲完整的或部分的正弦信號，相位累加器的輸出作為讀取 ROM 的地址信號，正弦 ROM查找表完成查表轉(zhuǎn)換 ,也可以理解成相位到幅度的轉(zhuǎn) 換 ,它的輸入是相位累加器的輸出 ,事實上就是 ROM 的地址值 。 用 VHDL設(shè)計相位累加器模塊，其模塊如圖 31所示 。 I/O_ASDOASDII/O_nCS0nCSI/O CRC_ERRSD_CASI/O CLK_USRSD_WEI/OSD_DQM0I/OSD_DQ7VCCI/OI/OSD_DQ6GNDGNDI/OSD_DQ5I/OSD_DQ4I/OSD_DQ3I/OSD_DQ2I/OSD_DQ1I/OSD_DQ0TDOTDOTMSTMSTCKTCKTDITDIDATA0DATADCLKDCLKnCEnCECLK0CLKINCLK1CLK1GNDGNDnCONFIGnCONFIGCLK2CLK2CLK3CLK3VCCI/OI/OI/O 30 BELLI/OF_A1VCCINTI/OF_A2I/OF_A3I/OF_A4GNDI/OF_A5GNDGNDI/OF_A6I/O_DEV_OEF_A7I/OF_A17VCCI/OI/OF_A18I/OF_WEI/OF_A20I/OF_A19I/OF_A8I/OF_A9GNDGNDGND_PLL1GNDVCCD_PLL1PLLVAGND_PLL1GNDVCCA_PLL1PLLVAGNDA_PLL1GNDGNDGNDI/O_DEV_OEF_A15I/OF_A14I/OF_A13I/OF_A12I/OF_A11I/OF_A10VCCI/OI/OF_DQ4I/OF_DQ12GNDGNDVCCINTI/OF_DQ5I/OF_DQ13I/OF_DQ6I/OF_DQ14VCCI/OI/OF_DQ7GNDGNDI/OF_DQ15I/O I/OF_A16I/OF_DQ11GNDGNDVCCINTI/OF_DQ3I/OF_DQ10I/OF_DQ2VCCI/OI/OF_DQ9GNDGNDI/OF_DQ1I/OF_DQ8I/OF_DQ0I/OF_OEI/OF_CEVCCI/OI/OF_A0GNDGNDI/OI/P94I/OI/P95I/OI/P96I/OI/P97VCCI/OI/P98I/OI/P99GNDGNDI/OI/P101I/OI/P102I/OI/P103I/OI/P104I/OI/P105I/OI/O106I/O_INIT_DONEINIT_DONEI/O_nCEOnCEOVCCI/OI/0I/O110GNDGNDI/OI/O112I/OI/O113I/OI/O114I/OI/O115I/OI/O116I/OI/O117I/OI/O118GNDVCCINTnSTATUSnSTATUSVCCI/OCONFIG_DONEnCONF_DONEGNDGNDMSEL1GNDMSEL0GNDI/OI/O127I/OI/O128CLK7CLK7CLK6CLK6CLK5CLK5CLK4CLK4I/OI/O133I/OI/O134I/OI/O135VCCI/OI/OI/O137I/OI/O138I/OI/O139GNDGNDI/OI/O141I/OI/O142I/OI/O143I/OI/O144I/OI/O145I/OI/O146I/OI/O147VCCI/OI/OI/O149I/OI/O150I/OI/O