【正文】 ................................................ 29 第四章 總結(jié)與展望 ............................................. 36 總結(jié) ..................................................................................................... 36 展望 ..................................................................................................... 36 致謝 ........................................................... 37 參考文獻(xiàn) ....................................................... 38 附錄一 英文原文 ............................................... 39 附錄二 中文翻譯 ............................................... 49 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計(jì) 第 1 頁 共 56 頁 第一章 前 言 選題的目的、意義 現(xiàn)代社會(huì)的標(biāo)志之一就是信息產(chǎn)品的廣泛使用，而且是產(chǎn)品的性能越來越強(qiáng)，復(fù)雜程度越來越高，更新步伐越來越快。 系統(tǒng)主要由主分頻模塊、控制模塊、時(shí)間及其設(shè)置模塊、時(shí)間顯示動(dòng)態(tài)位選模塊、顯示模塊、秒表模塊、日期顯示與設(shè)置模塊、鬧鐘模塊等 8 個(gè) 模塊組成。 而 可編程邏輯器件（如 CPLD、 FPGA）的應(yīng)用普及，為 數(shù)字系統(tǒng) 的設(shè)計(jì)帶來了極大的靈活性。近些年，隨著科技的發(fā)展和社會(huì)的進(jìn)步，人們對(duì)數(shù)字鐘的要求也越來越高，傳統(tǒng)的時(shí)鐘 已不能滿足人們的需求，因此研究數(shù)字鐘以及擴(kuò)大其應(yīng)用有著非?，F(xiàn)實(shí)的意義 [1112]。 2 號(hào)鍵功能模式，即時(shí)間調(diào)整與設(shè)置時(shí)，用作時(shí)、分、秒的調(diào)整，按一下，將會(huì)使得當(dāng)前調(diào)整鍵 1 選擇的位置數(shù)字增加 1； 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計(jì) 第 5 頁 共 56 頁 4 號(hào)鍵功能模式，即鬧鐘設(shè)置與查看時(shí)，同樣用作時(shí)、分、秒的調(diào)整，按一下，將會(huì)使得當(dāng)前調(diào)整鍵 1 選擇的位置數(shù)字增加 1； 6 號(hào)鍵功能模式，即日期調(diào)整與設(shè)置時(shí)，用作月、日的移位，按一下，將會(huì)使得當(dāng)前調(diào)整鍵 1 選擇的位置數(shù)字增加 1。顯示由數(shù)碼管完成。 integer CNT1=0,CNT2=0,CNT3=0。 f60hz = 139。 end else begin CNT3 = 0。 input SW3。 case(Function) //時(shí)間自動(dòng)顯示 339。b0。 TimeSet_EN = 139。 DateSet_EN = 139。b1。b011: begin Timepiece_EN = 139。 Date_EN = 139。b0。b0。 Alarmclock_EN = 139。 TimeSet_EN = 139。 DateSet_EN = 139。 圖 39 時(shí)間計(jì)數(shù)模塊邏輯框圖 圖 310 時(shí)間計(jì)數(shù)模塊仿真波形圖 ? 秒計(jì)數(shù) 子 模塊邏輯框圖如圖 311所示。 b 1依 S W 2 ， 按 位 進(jìn) 行 數(shù) 字 調(diào) 整結(jié) 束d i s p _ d r i v e = 3 39。 圖 320 時(shí)間顯示動(dòng)態(tài)位選模塊框圖 圖 321（ a）時(shí)間顯示動(dòng)態(tài)位選模仿真波形圖 圖 321（ b）時(shí)間顯示動(dòng)態(tài)位選模仿真波形圖 該模塊的 VerilogHDL 程序如下： module time_disp_select(clk_1khz,clk_200hz,Time_EN,TimeSet_EN, timeset_disp_drive,time_disp_select)。 reg [2:0] auto_disp_drive。 end always begin /*實(shí)現(xiàn)自動(dòng)運(yùn)行模式中時(shí)間動(dòng)態(tài)顯示位選驅(qū)動(dòng)與時(shí)間設(shè)置中的時(shí)間動(dòng)態(tài)顯示位選驅(qū)動(dòng)的二選一 */ if(Time_EN == 139。b100000。b011: time_disp_select = 639。 default: time_disp_select = 639。 input [5:0] time_disp_select。 reg [6:0] disp_data。 639。 default: Data = 439。 639。 default: Data = 439。 639。b1111110。b0011: disp_data = 739。 439。b1111111。 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計(jì) 第 27 頁 共 56 頁 output F_out。 default: F_out = 139。 SW2 實(shí)現(xiàn)相應(yīng)得位的數(shù)值的調(diào)整，即每出現(xiàn)一個(gè) SW2 上升沿，相應(yīng)位的數(shù)值增加 1。 圖 333 鬧鐘模塊邏輯框圖 開 始設(shè) 置 的 鬧 鐘 與 當(dāng) 前 的 時(shí)間 比 較a l a r m = 1 39。 input EN,SW1,SW2,clk_200hz。 //設(shè)置鬧鐘時(shí)間時(shí)，數(shù)碼管顯示的動(dòng)態(tài)位選擇 //鬧鐘一直工作（設(shè)置的鬧鐘時(shí)間與當(dāng)前時(shí)間比較） always begin 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計(jì) 第 32 頁 共 56 頁 if((hour_set1 == hour1)amp。(second_set1 == second1)amp。b101) disp_drive = disp_drive + 339。 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計(jì) 第 33 頁 共 56 頁 else hour_set1 = 439。b1。b0。b011: begin if(minute_set0 439。b1。b0。b010: alarmclock_disp_select = 639。 // 339。這些加強(qiáng)了我們的分析問題的能力，提高了我們編程的能力，同時(shí)還培養(yǎng)了我們獨(dú)立完成任務(wù)和查閱資料刪選資料的能力。同時(shí)也感謝她 在論文寫作過程對(duì)于我們的付出，督促我們進(jìn)行論文寫作，對(duì)我們嚴(yán)格要求，及時(shí)發(fā)現(xiàn)論文中的問題予以指正，使得我們能夠順利的完成畢業(yè)論文。 由于本人學(xué)識(shí)有限，加之時(shí)間倉促，文中不免有錯(cuò)誤和待改進(jìn)之處，真誠歡迎各位師長、同學(xué)提出寶貴意見。我很自豪有這樣一位老師， 她 值得我感激和尊敬。總的來說，通過這次的設(shè)計(jì)實(shí)驗(yàn)更進(jìn)一步地增強(qiáng)了編程能力和軟件學(xué)習(xí)能力，對(duì)數(shù)字鐘的工作原理也有了更加透徹的理解。b000001。 // 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計(jì) 第 35 頁 共 56 頁 339。b000: alarmclock_disp_select = 639。b0。b1。b010: begin if(minute_set1 439。b0010)amp。 end 339。 else disp_drive = 339。(second_set0 == second0)) alarm = 139。(hour_set0 == hour0) amp。 reg [5:0] alarmclock_disp_select。 b 0結(jié) 束E N = 1d i s p _ d r i v e 3 39。邏輯框圖如圖 332 所示。 endcase end endmodule 日期顯示與設(shè)置模塊（ date_main） 該模塊實(shí)現(xiàn)日期的顯示和日期的調(diào)整與設(shè)置，分為三個(gè)小模塊：日期自動(dòng)工作模塊、日期設(shè)置模塊和日期控制模塊。 input clk1,clk2。b1001: disp_data = 739。b1011111。 439。b0001: disp_data = 739。 639。 endcase end //日期以及日期設(shè)置顯示 else if((Date_EN || DateSet_EN) == 139。 639。 endcase end //鬧鐘設(shè)置顯示 else if(Alarmclock_EN == 139。 639。 always (Timepiece_EN,TimeSet_EN,Stopwatch_EN,time_disp_select,Alarmclock_EN,alarmclock_disp_select,hour1,hour0,minute1,minute0,second1,second0,Date_EN,DateSet_EN,date_disp_select,month1,month0,day1,day0,disp_select) begin //時(shí)鐘，秒表顯示 if((Timepiece_EN || TimeSet_EN || Stopwatch_EN) == 139。 input [5:0] alarmclock_disp_select。 endcase end endmodule 顯示模塊（ disp_data_mux） 該 模塊是時(shí)間、日期等數(shù)據(jù)用數(shù)碼管顯示的控制與數(shù)據(jù)傳輸模塊，包括數(shù)據(jù)的傳輸以及 BCD 碼的譯碼等。 339。b001: time_disp_select = 639。 disp_drive = auto_disp_drive。 reg [2:0] disp_drive。 input clk_1khz。 SW1 實(shí)現(xiàn)時(shí)間格式中小時(shí)高、低位，北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計(jì) 第 17 頁 共 56 頁 分鐘高、低位，秒高、低位的位選，即每出現(xiàn)一個(gè) SW1 上升沿， disp_drive 的相應(yīng)數(shù)值加1（選擇具體的需要調(diào)整的位置）。 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計(jì) 第 15 頁 共 56 頁 ? 分計(jì)數(shù)子模塊的設(shè)計(jì)原理與秒模塊的類似。 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計(jì) 第 13 頁 共 56 頁 end endcase end endmodule 時(shí)間及其設(shè)置模塊（ time_auto_and_set） 該模塊主要完成時(shí)間的自動(dòng)正常運(yùn)行與顯示，以及在相應(yīng)的功能號(hào)下，實(shí)現(xiàn)時(shí)間的調(diào)整與設(shè)置。 Stopwatch_EN = 139。 Date_EN = 139。b101: begin Timepiece_EN = 139。b0。 DateSet_EN = 139。 TimeSet_EN = 139。b0。 end //跑表 339。 Stopwatch_EN = 139。b0。b1。 reg [2:0] Function。b1。 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計(jì) 第 8 頁 共 56 頁 end else begin CNT2 = 0。 f200hz = 139。分頻電路的流程