【正文】 由于本人學(xué)識有限，加之時(shí)間倉促，文中不免有錯(cuò)誤和待改進(jìn)之處，真誠歡迎各位師長、同學(xué)提出寶貴意見。感謝 電 信 學(xué)院的所有授課老師，你們使我終身受益。而這些進(jìn)步都離不開老師和同學(xué)的幫助。我很自豪有這樣一位老師， 她 值得我感激和尊敬。同時(shí)也感謝她 在論文寫作過程對于我們的付出，督促我們進(jìn)行論文寫作，對我們嚴(yán)格要求，及時(shí)發(fā)現(xiàn)論文中的問題予以指正，使得我們能夠順利的完成畢業(yè)論文。 周 老師認(rèn)真負(fù)責(zé)的工作態(tài)度，嚴(yán)謹(jǐn)?shù)闹螌W(xué)精神和深厚的理論水平都使我 受 益匪淺。設(shè)計(jì) 的過程變的相對簡單，容易修改等優(yōu)點(diǎn)，相信隨著電子技術(shù)的發(fā)展，數(shù)字 鐘的功能會更加多樣化，滿足人們的各種需要?？偟膩碚f，通過這次的設(shè)計(jì)實(shí)驗(yàn)更進(jìn)一步地增強(qiáng)了編程能力和軟件學(xué)習(xí)能力，對數(shù)字鐘的工作原理也有了更加透徹的理解。這些加強(qiáng)了我們的分析問題的能力，提高了我們編程的能力，同時(shí)還培養(yǎng)了我們獨(dú)立完成任務(wù)和查閱資料刪選資料的能力。學(xué)會了利用 Quartus ii 軟件進(jìn)行原理圖的繪制，硬件描述語言 VerilogHDL 的編寫，并進(jìn)行程序的仿真等工作。b000000。b000001。 // 339。b100: alarmclock_disp_select = 639。b000100。 // 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計(jì) 第 35 頁 共 56 頁 339。b010: alarmclock_disp_select = 639。b010000。 // 339。b000: alarmclock_disp_select = 639。b0。b1。b101: begin if(second_set0 439。b0。b1。b100: begin if(second_set1 439。b0。b1。b011: begin if(minute_set0 439。b0。b1。b010: begin if(minute_set1 439。b0。b1。(hour_set0 439。b0010)amp。b1。(hour_set0 439。b0010)amp。 end 339。 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計(jì) 第 33 頁 共 56 頁 else hour_set1 = 439。b0010) hour_set1 = hour_set1 + 439。 end end //當(dāng)前位的鬧鐘數(shù)字設(shè)置，按 SW2 一次，數(shù)字增加 1 always (posedge SW2) begin case(disp_drive) 339。 else disp_drive = 339。b101) disp_drive = disp_drive + 339。 end //鬧鐘設(shè)置中，按 SW1 一次，將移位一次，顯示當(dāng)前設(shè)置位 always (posedge SW1) begin if(EN == 139。 else alarm = 139。(second_set0 == second0)) alarm = 139。(second_set1 == second1)amp。(minute_set0 == minute0) amp。(minute_set1 == minute1)amp。(hour_set0 == hour0) amp。 //設(shè)置鬧鐘時(shí)間時(shí)，數(shù)碼管顯示的動態(tài)位選擇 //鬧鐘一直工作（設(shè)置的鬧鐘時(shí)間與當(dāng)前時(shí)間比較） always begin 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計(jì) 第 32 頁 共 56 頁 if((hour_set1 == hour1)amp。 //存放設(shè)置的分 reg [3:0] second_set1,second_set0。 reg [3:0] hour_set1,hour_set0。 reg [5:0] alarmclock_disp_select。 input EN,SW1,SW2,clk_200hz。 output alarm。 b 1是否a l a r m = 1 39。 b 0結(jié) 束E N = 1d i s p _ d r i v e 3 39。 圖 333 鬧鐘模塊邏輯框圖 開 始設(shè) 置 的 鬧 鐘 與 當(dāng) 前 的 時(shí)間 比 較a l a r m = 1 39。 SW1 和 SW2 是調(diào)整鍵，分別控制位選和數(shù)值的調(diào)整。 EN 為鬧鐘設(shè)置使能，clk_200Hz用于設(shè)置中的閃爍顯示的時(shí)鐘，其中還定義了 hour_set1， hour_set0， minute_set1，北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計(jì) 第 30 頁 共 56 頁 minute_set0， second_set1， second_set0，用來表示已經(jīng)設(shè)置好的鬧鐘時(shí)間。邏輯框圖如圖 332 所示。 SW2 實(shí)現(xiàn)相應(yīng)得位的數(shù)值的調(diào)整，即每出現(xiàn)一個(gè) SW2 上升沿，相應(yīng)位的數(shù)值增加 1。 圖 331 日期設(shè)置模塊邏輯框圖 當(dāng) Date_Set_EN 為 1 時(shí)，即實(shí)現(xiàn)日期設(shè)置功能。 圖 327 日期顯示與設(shè)置模塊頂層電路圖 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計(jì) 第 28 頁 共 56 頁 圖 328 日期顯示與設(shè)置模塊邏輯框圖 日期 自動工作模塊（ autodate） 該模塊實(shí)現(xiàn)的是日期的自動工作功能，邏輯框圖如圖 329 所示，波形仿真如圖 330所示。 endcase end endmodule 日期顯示與設(shè)置模塊（ date_main） 該模塊實(shí)現(xiàn)日期的顯示和日期的調(diào)整與設(shè)置，分為三個(gè)小模塊：日期自動工作模塊、日期設(shè)置模塊和日期控制模塊。 default: F_out = 139。 139。 always (EN,clk1,clk2) begin case(EN) 139。 input clk1,clk2。 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計(jì) 第 27 頁 共 56 頁 output F_out。 endcase end 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計(jì) 第 26 頁 共 56 頁 endmodule 跑表模塊（ stopwatch） 該模塊實(shí)現(xiàn)跑表的功能，在實(shí)際中，可以通過改變自動工作模式下的時(shí)間的計(jì)數(shù)時(shí)鐘的頻率來實(shí)現(xiàn)秒表的功能，流程圖如圖 324 所示，邏輯框圖如圖 325 所示，波形仿真 326如圖所示。 default: disp_data = 739。b1001: disp_data = 739。b1111111。 439。b0111: disp_data = 739。b1011111。 439。b0101: disp_data = 739。b0110011。 439。b0011: disp_data = 739。b1101101。 439。b0001: disp_data = 739。b1111110。 endcase end //顯示數(shù)據(jù)譯碼 case(Data) 439。 default: Data = 439。 639。 639。 639。 case(date_disp_select) 639。 endcase end //日期以及日期設(shè)置顯示 else if((Date_EN || DateSet_EN) == 139。 default: Data = 439。 639。 639。 639。 639。 639。 case(alarmclock_disp_select) 639。 endcase end //鬧鐘設(shè)置顯示 else if(Alarmclock_EN == 139。 default: Data = 439。 639。 639。 639。 639。 639。 case(time_disp_select) 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計(jì) 第 24 頁 共 56 頁 639。 always (Timepiece_EN,TimeSet_EN,Stopwatch_EN,time_disp_select,Alarmclock_EN,alarmclock_disp_select,hour1,hour0,minute1,minute0,second1,second0,Date_EN,DateSet_EN,date_disp_select,month1,month0,day1,day0,disp_select) begin //時(shí)鐘，秒表顯示 if((Timepiece_EN || TimeSet_EN || Stopwatch_EN) == 139。 reg [6:0] disp_data。 input [3:0] month1,month0,day1,day0。 input Date_EN,DateSet_EN。 input [5:0] alarmclock_disp_select。 input [5:0] time_disp_select。 output [6:0] disp_data。 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計(jì) 第 22 頁 共 56 頁 圖 322 顯示模塊邏輯框圖 圖 323 顯示模塊波形仿真圖 該模塊的 VerilogHDL 程序如下 : module disp_data_mux(Timepiece_EN,TimeSet_EN,Stopwatch_EN,time_disp_select, Alarmclock_EN,alarmclock_disp_select,hour1,hour0,minute1,minute0,second1,second0,Date_EN,DateSet_EN,date_disp_select,month1,month0,day1,day0,disp_select,disp_data)。 endcase end endmodule 顯示模塊（ disp_data_mux） 該 模塊是時(shí)間、日期等數(shù)據(jù)用數(shù)碼管顯示的控制與數(shù)據(jù)傳輸模塊，包括數(shù)據(jù)的傳輸以及 BCD 碼的譯碼等。 default: time_disp_select = 639。b101: time_disp_select = 639。b000010。 339。b011: time_disp_select = 639。b001000。 339。b001: time_disp_select = 639。b100000。 end end always (posedge clk) begin case(disp_drive) 339。b1) begin clk= clk_200hz。 disp_drive = auto_disp_drive。 end always begin /*實(shí)現(xiàn)自動運(yùn)行模式中時(shí)間動態(tài)顯示位選驅(qū)動與時(shí)間設(shè)置中的時(shí)間動態(tài)顯示位選驅(qū)動的二選一 */ if(Time_EN == 139。 else auto_disp_drive = 339。b101) auto_disp_drive = auto_disp_drive + 339。 reg [2:0] disp_drive。 reg [2:0] aut