【正文】 模塊 圖 9 音樂(lè)譜分頻預(yù)置數(shù)模塊 (2) 音樂(lè)譜對(duì)應(yīng)分頻預(yù)制數(shù)查表電路 VHDL 程序設(shè)計(jì) 音樂(lè)譜分頻預(yù)置數(shù)模塊是樂(lè)曲簡(jiǎn)譜碼對(duì)應(yīng)的分頻預(yù)置數(shù)查表電路。 圖 6 七段數(shù)碼管顯示電路 9 軟件設(shè)計(jì) 通過(guò)至頂向下（ TOPDOWN）的設(shè)計(jì)方法，我們對(duì)電路的設(shè)計(jì)要求作了分析，從電路要實(shí)現(xiàn)的功能著手，逐層分析電路設(shè)計(jì)的步驟，再具體到各個(gè)模塊的設(shè)計(jì)實(shí)現(xiàn)以及各模塊實(shí)現(xiàn)方案的選擇。主要是作為電源濾波，通常使用的為一個(gè)電容和電感組成的 PI型濾波網(wǎng)絡(luò)，輸出端使用一個(gè)小阻值電阻過(guò)濾信號(hào)。而基于 FPGA 則是把相應(yīng)的邏輯 “ 暫時(shí) ” 固化為硬件電路， 而后的不響應(yīng)速度就是電信號(hào)從一個(gè)管腳到另一個(gè)管腳的傳播速度， 同時(shí)電信號(hào)也要在芯片內(nèi)進(jìn)行一些柵電 容的充放電動(dòng)作，但這些動(dòng)作都是非常非?？斓?。這種方案結(jié)構(gòu)簡(jiǎn)單，比較易掌握，各部分電路 實(shí)現(xiàn)起來(lái)野非常容易，在傳統(tǒng)的樂(lè)曲演奏設(shè)計(jì)中應(yīng)用也較為廣泛。 QuartusII 圖標(biāo) Maxplus II 作為 Altera 的上一代 PLD 設(shè)計(jì)軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。除了含有許多具有硬件特征的語(yǔ)句外， VHDL 的語(yǔ)言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。當(dāng)需要修改 FPGA 功能時(shí)，只需換一片 EPROM 即可。 5） FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。 EDA 技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效率和可操作性，減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度。把以前 “ 電路設(shè)計(jì) +硬件搭試 +調(diào)試焊接 ” 轉(zhuǎn)化為 “ 功能設(shè)計(jì) +軟件模擬 +仿真下載 ” 。利用 EDA 開(kāi)發(fā)平臺(tái)，采用可編程邏輯器件 CPLD／ FPGA 使硬件的功能可通過(guò)編程來(lái)實(shí)現(xiàn)，這種新的基于芯片的設(shè)計(jì)方法能夠使設(shè)計(jì)者有更多機(jī)會(huì)充分發(fā)揮創(chuàng)造性思維，實(shí)現(xiàn)多種復(fù)雜數(shù)字邏輯系統(tǒng)的功能，將原來(lái)由電路板設(shè)計(jì)完成的工作放到芯片的設(shè)計(jì)中進(jìn)行，減少了連線和體積，提高了集成度，降低了干擾，大大減輕了電路設(shè)計(jì)和 PCB 設(shè)計(jì)的工作量和難度，增強(qiáng)了設(shè)計(jì)的靈活性，有效地提高了工作效率，增加了系統(tǒng)的可靠性和穩(wěn)定性，提高了技術(shù)指標(biāo) 。 FPGA 簡(jiǎn)介 FPGA 是英文 Field Programmable Gate Array 的縮寫，即現(xiàn)場(chǎng)可編程門陣列，它是在 PAL、 GAL、 EPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。 可以說(shuō)， FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可視部分，及端口）和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。目前 Altera 已經(jīng)停止了對(duì) Maxplus II 的更新支持， Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。其原理框圖如圖 2。 從目前的 EDA 技術(shù)來(lái)看，其特點(diǎn)是應(yīng)用廣泛、使用普及、軟件功能強(qiáng)大。 串電阻 可 減小反射波，避免反射波疊加引起過(guò)沖 ， 減少諧波 以及 阻抗匹配，減小回波干擾及導(dǎo)致的信號(hào)過(guò)沖 。 圖 7 音樂(lè)節(jié)拍和音調(diào)發(fā)生器模塊 (1) 音樂(lè)節(jié)拍和音調(diào)發(fā)生器模塊 RTL 電路圖 圖 8 音樂(lè)節(jié)拍和音調(diào)發(fā)生器模塊 RTL 電路圖 (2) 地址發(fā)生器模塊 地址發(fā)生器模塊設(shè)置了一個(gè) 8位二進(jìn)制計(jì)數(shù)器 (計(jì)數(shù)最大值為 256)，作為音符數(shù)據(jù) ROM 的地址發(fā)生器。它提供了每個(gè)音符所對(duì) 應(yīng)的分頻預(yù)置數(shù)，即給數(shù)控分頻模塊提供計(jì)數(shù)初值，這里以 “ 梁祝 ”樂(lè)曲為例，列出了在這個(gè)樂(lè)曲中所用到的 13 個(gè)音符的分頻預(yù)置數(shù)。在計(jì)數(shù)器的輸入端給定不同的初值，而此預(yù)置數(shù)就是表 1 中的計(jì)數(shù)初值，就可得到不同音符的發(fā)音頻率信號(hào)。 h 0 0 1 C o u n t 1 1 ~[ 1 0 . . 0 ]L e s s T h a n 04 39。 Address_radix = dec。文件編輯好后，保存時(shí)取文件名14 為 “” ，存盤的路徑為 “g: \music \ singer” 。 Speakera 音樂(lè)符數(shù)控分頻模塊的仿真 將所編寫的音樂(lè)符數(shù)控分頻模塊 Speakera 的程序設(shè)為工 程，選用 Altera公司的 Cyclone 系列中的 EPIC12Q240C8 為目標(biāo)芯片進(jìn)行仿真。 若在分頻預(yù)置數(shù)模塊中若取 tone[10..0]=1036，將發(fā)出音符為 “3” 音的信號(hào)頻率。 程序修改如下： Library ieee。code=00000。code=00010。code=00100。code=00110。code=01000。code=01010。code=01100。code=01110。code=10010。code=10100。code=10110。 End case。 22 致 謝 首先要感謝指導(dǎo)老師王棟 的嚴(yán)格指導(dǎo)和親切關(guān)懷，從一開(kāi)始選題方向的指導(dǎo)，以及 VHDL 程序上的幫助，又提供了實(shí)驗(yàn)室這 么好的良好的設(shè)計(jì)環(huán)境和條件，最終才使我能夠順利完成項(xiàng)目的設(shè)計(jì)， 老師兢兢業(yè)業(yè)的 工作精神、踏實(shí)真誠(chéng)的處事態(tài)度也讓我受益匪淺。音樂(lè)節(jié)拍時(shí)鐘 4HZ SEL : IN STD_LOGIC。 SIGNAL Counter : STD_LOGIC_VECTOR (7 DOWNTO 0)。 end if。 end if。 HIGH : OUT STD_LOGIC。 CODE=0001。 912。 HIGH =39。 WHEN 0111 = Tone=10101011100 。139。 CODE=0011。1622。 HIGH =39。 ENTITY Speakera IS PORT ( clk : IN STD_LOGIC。 將 CLK 進(jìn)行 16 分頻， PreCLK 為 CLK 的 16 分頻 27 IF Count411 THEN PreCLK = 39。 END PROCESS。 ELSE Count11 := Count11 + 1。EVENT AND FullSpkS = 39。039。 Data_radix = dec。 COMPONENT lpm_rom GENERIC ( lpm_width : NATURAL。 30 END COMPONENT。 lpm_rom_ponent : lpm_rom GENERIC MAP ( LPM_WIDTH = 4, LPM_WIDTHAD = 8, LPM_ADDRESS_CONTROL = REGISTERED, LPM_OUTDATA = UNREGISTERED, LPM_FILE = G:/MUSIC/SINGER/) PORT MAP ( address = address, inclock = inclock, q = sub_wire0)。 lpm_address_control : STRING。 USE 。 END IF。 THEN Count2 := NOT Count2。039。 BEGIN IF PreCLK39。 Count4 := 0000。音樂(lè)符對(duì)應(yīng)分頻 11位 SpkS : OUT STD_LOGIC )。1728。 CODE=0110。139。 26 WHEN 1001 = Tone=10111001000 。 HIGH =39。1197。 CODE=0011。039。音樂(lè)符對(duì)應(yīng)分頻11 位 END。 u1 : MUSIC PORT MAP(address=Counter , q=ToneIndex,clock=clk)。EVENT AND clk = 39。EVENT AND clk = 39。復(fù)位鍵 ToneIndex : OUT STD_LOGIC_VECTOR (3 DOWNTO 0) )。 同時(shí)也感謝同組的同學(xué)以及我們專業(yè)其他同學(xué)，此次設(shè)計(jì)的順利完成少不了你們的毫無(wú)保留幫助和傾盡全力的支持，在此我衷心感謝你們。 End。139。139。139。139。139。139。139。039。039。039。039。 Entity toaba is Port( index : in std_logic_vector(4 downto 0)。由表中可知高音 1 的分頻系數(shù)為 319，即對(duì)輸入時(shí)鐘 Clk 進(jìn)行 319 次分頻就可得高音 1的發(fā)聲頻率，因此這個(gè)程序?qū)崿F(xiàn)了模塊的功能。此 時(shí)從數(shù)控分頻器中出來(lái)的輸出信號(hào)是脈寬極窄的脈沖式信號(hào)，為了有利于驅(qū)動(dòng)揚(yáng)聲器，需另加一個(gè) D觸發(fā)器以均衡其占空比，這時(shí)的頻率就變?yōu)樵瓉?lái)的 1/2，剛好就是相應(yīng)音符的頻率。 (2) 單擊 “next” 鍵，選擇 ROM 數(shù)據(jù)位寬度為 4，地址線 寬為 256，即設(shè)置此 ROM 能存儲(chǔ) 4位二進(jìn)制數(shù)據(jù)共 256 個(gè)。 CONTENT BEGIN 3 3 3 3 5 5 5 6 8 8 8 9 6 8 5 5