【導(dǎo)讀】數(shù)；具有校時(shí)、跑表以及任意時(shí)刻鬧鐘功能。本模塊共同構(gòu)建了一個(gè)基于FPGA的數(shù)字鐘。模塊、顯示模塊、秒表模塊、日期顯示與設(shè)置模塊、鬧鐘模塊等8個(gè)模塊組成。

　　

【正文】 hour_set1 = 439。b0。 end 339。b001: begin if((hour_set1 439。b0010)amp。amp。(hour_set0 439。b1001)) hour_set0 = hour_set0 + 439。b1。 else if((hour_set1 == 439。b0010)amp。amp。(hour_set0 439。b0100)) hour_set0 = hour_set0 + 439。b1。 else hour_set0 = 439。b0。 end 339。b010: begin if(minute_set1 439。b0101) minute_set1 = minute_set1 + 439。b1。 else minute_set1 = 439。b0。 end 339。b011: begin if(minute_set0 439。b1001) minute_set0 = minute_set0 + 439。b1。 else minute_set0 = 439。b0。 end 339。b100: begin if(second_set1 439。b0101) 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計(jì) 第 34 頁(yè) 共 56 頁(yè) second_set1 = second_set1 + 439。b1。 else second_set1 = 439。b0。 end 339。b101: begin if(second_set0 439。b1001) second_set0 = second_set0 + 439。b1。 else second_set0 = 439。b0。 end default: begin end endcase end //閃爍顯示 always @(posedge clk_200hz) begin case(disp_drive) // 339。b000: alarmclock_disp_select = 639。b100000。 // 339。b001: alarmclock_disp_select = 639。b010000。 // 339。b010: alarmclock_disp_select = 639。b001000。 // 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計(jì) 第 35 頁(yè) 共 56 頁(yè) 339。b011: alarmclock_disp_select = 639。b000100。 // 339。b100: alarmclock_disp_select = 639。b000010。 // 339。b101: alarmclock_disp_select = 639。b000001。 default: alarmclock_disp_select = 639。b000000。 endcase end endmodule 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計(jì) 第 36 頁(yè) 共 56 頁(yè) 第四章 總結(jié)與展望 總結(jié) 在此次的數(shù)字 鐘設(shè)計(jì)過(guò)程中，進(jìn)一步地熟悉有關(guān)數(shù)字電路的知識(shí)和具體應(yīng)用。學(xué)會(huì)了利用 Quartus ii 軟件進(jìn)行原理圖的繪制，硬件描述語(yǔ)言 VerilogHDL 的編寫，并進(jìn)行程序的仿真等工作。并能根據(jù)仿真結(jié)果分析設(shè)計(jì)的存在的問(wèn)題和缺陷，從而進(jìn)行程序的調(diào)試和完善。這些加強(qiáng)了我們的分析問(wèn)題的能力，提高了我們編程的能力，同時(shí)還培養(yǎng)了我們獨(dú)立完成任務(wù)和查閱資料刪選資料的能力。 此次的數(shù)字 鐘設(shè)計(jì)重在于各個(gè)模塊代碼的編寫，雖然能把各個(gè)模塊的代碼編寫出來(lái)，但對(duì)于各個(gè)模塊的優(yōu)化設(shè)計(jì)還有一定的缺陷和不足?？偟膩?lái)說(shuō)，通過(guò)這次的設(shè)計(jì)實(shí)驗(yàn)更進(jìn)一步地增強(qiáng)了編程能力和軟件學(xué)習(xí)能力，對(duì)數(shù)字鐘的工作原理也有了更加透徹的理解。 展望 本設(shè)計(jì)是采用硬件描述語(yǔ)言 VerilogHDL 和 Quartus ii軟件相結(jié)合進(jìn)行的數(shù)字 鐘的研究，從中可以看出 EDA 技術(shù)的發(fā)展在一定程度上實(shí)現(xiàn)了硬件設(shè)計(jì)的軟件化。設(shè)計(jì) 的過(guò)程變的相對(duì)簡(jiǎn)單，容易修改等優(yōu)點(diǎn)，相信隨著電子技術(shù)的發(fā)展，數(shù)字 鐘的功能會(huì)更加多樣化，滿足人們的各種需要。 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計(jì) 第 37 頁(yè) 共 56 頁(yè) 致謝 在論文完成之際，我首先要向指導(dǎo) 老師周春艷 老師表示最真摯的謝意。 周 老師認(rèn)真負(fù)責(zé)的工作態(tài)度，嚴(yán)謹(jǐn)?shù)闹螌W(xué)精神和深厚的理論水平都使我 受 益匪淺。 她循循善誘的教導(dǎo)和不拘一格的思路給予我無(wú)盡的啟迪，是她熱心的 付出和寬容的態(tài)度幫助我能夠 很快地融入這個(gè)論文的寫作。同時(shí)也感謝她 在論文寫作過(guò)程對(duì)于我們的付出，督促我們進(jìn)行論文寫作，對(duì)我們嚴(yán)格要求，及時(shí)發(fā)現(xiàn)論文中的問(wèn)題予以指正，使得我們能夠順利的完成畢業(yè)論文。這篇畢業(yè)論文從開題、資料查找、修改到最后定稿 ， 周 老師都給予了諸多幫助， 使我得到不少的提高， 如果沒有 他 的心血，尚不知以何等糟糕的面目出現(xiàn)。我很自豪有這樣一位老師， 她 值得我感激和尊敬。 在這次畢業(yè)設(shè)計(jì)中，我的專業(yè)知識(shí)水平也取得一定的進(jìn)步。而這些進(jìn)步都離不開老師和同學(xué)的幫助。 感謝和我共度四年美好大學(xué)生活的的 所有 同學(xué)。感謝 電 信 學(xué)院的所有授課老師，你們使我終身受益。感謝所有關(guān)心、鼓勵(lì)、支持我的家人、親戚和朋友。 由于本人學(xué)識(shí)有限，加之時(shí)間倉(cāng)促，文中不免有錯(cuò)誤和待改進(jìn)之處，真誠(chéng)歡迎各位師長(zhǎng)、同學(xué)提出寶貴意見。 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計(jì) 第 38 頁(yè) 共 56 頁(yè) 參考文獻(xiàn) ［ 1］潘松． EDA 技術(shù)實(shí)用教程．北京科學(xué)技術(shù)出版社， 20xx： 22175． ［ 2］ 譚會(huì)生，張昌凡． EDA 技術(shù)及應(yīng)用． 西安電子科技大學(xué)出版社 ， 20xx． ［ 3］ 張定祥 ． EDA 技術(shù) ． 西南交通大學(xué)出版社 ， 20xx ［ 4］ 廖日坤 ． CPLD/FPGA 嵌入式應(yīng)用開發(fā)技術(shù)白金手冊(cè)． 中國(guó)電力出版社， 20xx， 212218． ［ 5］ (美 )帕爾尼卡、夏宇聞． VERILOG HDL 數(shù)字設(shè)計(jì)與綜合．電子工業(yè)出版社， 20xx． ［ 6］ 冼進(jìn)，戴仙金 ， 潘懿萱 ． Verilog HDL 數(shù)字控制系統(tǒng)設(shè)計(jì)實(shí)例 ． 中國(guó)水利水電出版社，20xx． ［ 7］ 夏宇聞 ． Verilog HDL 數(shù)字系統(tǒng)設(shè)計(jì)教程 ． 北京航空航天大學(xué)出版社， 20xx． ［ 8］ 王金明等 ． 數(shù)字系統(tǒng)設(shè)計(jì)與 Verilog HDL． 電子工業(yè) 出版社， 20xx． ［ 9］ 褚振勇，翁木云 ． FPGA 設(shè)計(jì)與應(yīng)用（第二版） ． 西安電子科技大學(xué)出版社， 20xx． ［ 10］趙曙光，郭萬(wàn)有．可編程邏輯器件原理．西安電子科技大學(xué)出版社， 20xx． ［ 11］ 劉君，常明，秦娟．基于硬件描述語(yǔ)言（ VHDL）的數(shù)字時(shí)鐘設(shè)計(jì)．天津理工大學(xué)學(xué)報(bào)， 20xx，第 23 卷 第 4 期， 4041． ［ 12］ 李可． 數(shù)字鐘電路及應(yīng)用 [M]． 北京 :電子工業(yè)出版社 ， 1996． 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計(jì) 第 39 頁(yè) 共 56 頁(yè) 附錄一 英文原文 FPGA FPGAs (FieldProgrammable Gate, the Array), field programmable gate array, it is PAL, GAL, CPLD and other programmable devices on the basis of the further development of the product. It appears as the field of application specific integrated circuit (ASIC) in a semicustom circuit, which addresses the lack of custom circuits, but also to overe the original programmable devices gate a limited number of shortings. FPGA Introduction Hardware description language (Verilog or VHDL) to plete the circuit design can be simple and layout, fast burning to the FPGA for testing is the proven technology of modern IC design mainstream. These editable ponents can be used to implement some of the basic logic gates (AND, OR, XOR, NOT) or a more plex bination of functions such as decoders or mathematical equations. Inside most of the FPGA, memory devices such as trigger (Flipthe flop) or a more plete memory block also contains editable ponents. System designers can through the editable connections within the FPGA logic blocks connected together like a breadboard was placed on a chip. A factory finished FPGA logic blocks and connections can be changed in accordance with the designer, so the FPGA can plete the required logic function. FPGA Generally speaking, slower than the speed of the ASIC (application specific integrated chip), unable to plete a plex design, but also consume more power. But they also have many advantages such as can be quickly finished, you can modify the program to correct errors and cheaper cost. Editing capability FPGA vendors may also offer cheap. Because these chips are relatively poor editing capabilities, the development of these designs is, in the ordinary FPGA design will transfer to one similar to the ASIC chip. Another method is to prepare 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計(jì) 第 40 頁(yè) 共 56 頁(yè) the CPLD (plex programmable logic device). As early as the mid1980s, the FPGA has been rooted in the PLD device. CPLDs and