【正文】 感謝和我共度四年美好大學(xué)生活的的 所有 同學(xué)。 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計 第 37 頁 共 56 頁 致謝 在論文完成之際，我首先要向指導(dǎo) 老師周春艷 老師表示最真摯的謝意。 endcase end endmodule 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計 第 36 頁 共 56 頁 第四章 總結(jié)與展望 總結(jié) 在此次的數(shù)字 鐘設(shè)計過程中，進(jìn)一步地熟悉有關(guān)數(shù)字電路的知識和具體應(yīng)用。 // 339。b001: alarmclock_disp_select = 639。b1001) second_set0 = second_set0 + 439。 end 339。 else minute_set1 = 439。b0100)) hour_set0 = hour_set0 + 439。amp。b000: begin if(hour_set1 439。b0。amp。 //存放設(shè)置的小時 reg [3:0] minute_set1,minute_set0。 b 0鬧 鐘 不 工 作是否S W 1S W 2 圖 334 鬧鐘模塊流程圖 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計 第 31 頁 共 56 頁 圖 335 鬧鐘模塊波形仿真圖 該模塊的 VerilogHDL 程序如下： module alarmclock(clk_200hz,EN,SW1,SW2,hour1,hour0,minute1,minute0,second1,second0,alarm,alarmclock_disp_select)。鬧鐘一直處于工作狀態(tài)，當(dāng)前時間（ hour1， hour0， minute1， minute0， second1， second0）與設(shè)置的鬧鐘時間相比較， 當(dāng)小時、分鐘、秒鐘的時間完全相同時，則鬧鈴響，輸出信號 alarm為有效信號 1。 圖 329 日期自動工作模塊邏輯框圖 圖 330（ a）日期自動工作模塊仿真波形圖 圖 330（ b）日期自動工作模塊仿真波形圖 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計 第 29 頁 共 56 頁 日期設(shè)置模塊（ setdate） 該模塊用于日期設(shè)置，邏輯框圖如圖 331 所示。b0: F_out = clk1。b0。b1110000。 439。b0010: disp_data = 739。b0。b100000: Data = month1。b000010: Data = second1。b100000: Data = hour1。b000010: Data = second1。b100000: Data = hour1。 input [5:0] date_disp_select。 output [5:0] disp_select。 339。b010: time_disp_select = 639。 disp_drive = timeset_disp_drive。b1。 input TimeSet_EN。 依 輸 入 條 件 ， 判 斷 是 自 動 顯示 時 間 或 顯 示 調(diào) 整 后 的 時 間開 始T i m e s e t _ E N = 1 ?顯 示 設(shè) 置 后 的 時 間 顯 示 自 動 模 式 時 的 時 間是否結(jié) 束 圖 317 多路選擇模塊的流程圖 表 32 多路選擇模塊的端口說明 輸入端口 功能 TimeSet_EN 時間設(shè)置使能信號 hour1,hour0 自動模式中當(dāng)前時間的小時數(shù)輸入 minute1,minute0 自動模式中當(dāng)前時間的分鐘數(shù)輸入 second0,second1 自動模式中當(dāng)前時間的秒數(shù)輸入 hour_set1,hour_set0 時間設(shè)置后的小時數(shù)輸入 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計 第 18 頁 共 56 頁 minute_set1,minute_set0 時間設(shè)置后的分鐘數(shù)輸入 second_set1,second_set0 時間設(shè)置后的秒數(shù)輸入 輸出端口 功能 hour_1,hour_0 當(dāng)前需要顯示的小時輸出 minute_1,minute_0 當(dāng)前需要顯示的分鐘輸出 second_0,second_1 當(dāng)前需要顯示的秒輸出 圖 318 時間數(shù)據(jù)多路選擇模塊框圖 圖 319 時間數(shù)據(jù)多路選擇模塊波形仿真圖 時間顯示 動態(tài)位選模塊（ time_disp_select） 該模塊用來分時顯示時間數(shù)據(jù)， TimeSet_EN 表示時間設(shè)置使能， Time_EN 表示時間自動顯示使能， clk_1kHz 用于動態(tài)顯示時， clk_200Hz 用于閃爍顯示時間， timeset_disp_drive北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計 第 19 頁 共 56 頁 表示時間設(shè)置數(shù)據(jù)顯示的同步信號， time_disp_select 表示顯示動態(tài)位選輸出信號。 圖 313 時計數(shù)模塊框圖 時間設(shè)置模塊（ timeset） 該模塊主要完成對時間的設(shè)置相關(guān)的閃爍顯示控制以及時間中的小時、分鐘、秒等數(shù)據(jù)的改變，流程圖如圖 314 所示，邏輯框圖如 315 所示，波形仿真圖如 316 所示。該模塊分為三個小模 塊：秒計數(shù)子模塊、分計數(shù)子模塊和時計數(shù)子模塊。b0。b1。b0。 Date_EN = 139。b100: begin Timepiece_EN = 139。b0。 DateSet_EN = 139。 TimeSet_EN = 139。b0。 end //時間調(diào)整與設(shè)置 339。 Stopwatch_EN = 139。b1。仿真波形圖如圖 35 所示。 end end always (posedge f200hz) begin if(CNT3 199) begin CNT3 = CNT3 + 1。 f200hz = 139。 output f200hz,f60hz,f1hz。計時出現(xiàn)誤差時，可以用時間設(shè)置和日期設(shè)置電路調(diào)整時間和日期。 調(diào) 整鍵 SW1：主要用于鬧鐘設(shè)置、日期顯示與調(diào)整、秒表、時間調(diào)整與設(shè)置中的位置選擇按鈕，與功能鍵配合使用。而 FPGA是特殊的 ASIC芯片，與其他的 ASIC芯片相比，它具有設(shè)計開發(fā)周期短、設(shè)計制造成本低、開發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無需測試、質(zhì)量穩(wěn)定以及可實時在線檢測等優(yōu)點 [510]。前者以微細(xì)加工技術(shù)為代表，而后者的代表就是電子設(shè)計自動化（ electronic design automatic,EDA） 技術(shù)。 學(xué)士學(xué)位論文 論文題目 : 基于 FPGA 的 數(shù)字 鐘的設(shè)計 院 (部 )名 稱 : 電氣信息工程學(xué)院 學(xué) 生 姓 名 : 專 業(yè) : 測控技術(shù)與儀器 學(xué) 號 : 指導(dǎo)教師姓名 : 論文提交時間 : 20xx年 4月 25 日 論文答辯時間 : 20xx年 5月 6 日 學(xué)位授予時間 : 摘 要 本設(shè)計為一個多功能的數(shù)字 鐘，具有時間日期顯示功能，以 24 小時循環(huán)計數(shù)；具有校時、跑表以及任意時刻鬧鐘功能。 EDA 技術(shù)就是以計算機為工具，設(shè)計者在 EDA 軟件平臺上，用硬件描述語言 HDL完成設(shè) 計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計 第 2 頁 共 56 頁 鐘表的數(shù)字化給人們生產(chǎn)生活帶來了極大的方便，而且大大地擴展了鐘表原先的報時功能。 2 號鍵功能模式，即時間調(diào)整與設(shè)置時，用作時、分、秒的移位，按一下，將會實現(xiàn)“時 分 秒”的依次移位，便于在特定位置進(jìn)行調(diào)整； 4 號鍵功能模式，即鬧鐘設(shè)置與查看時，同樣用作時、分、秒的移位，按一下，將會實現(xiàn)“時 分 秒”的依次移位，便于在特定位置進(jìn)行調(diào)整； 6 號鍵功能模式，即日期調(diào)整與設(shè)置時，用作月、日的移位，按一下，將會實現(xiàn)“月 日”的依次移位，便于在特定位置進(jìn)行調(diào)整。在控制信號中除了一般的校時信號外，還有自動走時使能信號。 input clk。b1。 f1hz = 139。 圖 34 時鐘主控制電路模塊邏輯框圖 圖 35 時鐘主控制模塊仿真波形圖 該模塊的 VerilogHDL 程序如下： modconule maintrol(SW3, //功能號選擇 Timepiece_EN, //時 間自動顯示使能 TimeSet_EN, //時間調(diào)整與設(shè)置使能 Stopwatch_EN, //跑表功能使能 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計 第 10 頁 共 56 頁 Alarmclock_EN, //鬧鐘功能使能 Date_EN, //日期顯示使能 DateSet_EN)。 else Function = 339。b0。b001: begin 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計 第 11 頁 共 56 頁 Timepiece_EN = 139。 Date_EN = 139。b0。b0。 Alarmclock_EN = 139。b0。b1。 Stopwatch_EN = 139。 end default: begin Timepiece_EN = 139。 Date_EN = 139。該模塊電路圖如圖 38 所示： 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計 第 14 頁 共 56 頁 圖 38 時間計數(shù)模塊電路圖 該模塊邏輯框圖如圖 39 所示。 初 始 化 ， 將 當(dāng) 前 時 間 賦予 設(shè) 置 后 的 時 間開 始T i m e s e t _ E N = 1 ?d i s p _ d r i v e 3 39。當(dāng)TimeSet_EN 為 0， Time_EN 為 1 時，以 clk_1kHz為時鐘信號，輸出自動顯示的時間，按位依次顯示；當(dāng) TimeSet_EN 為 1， Time_EN 為 0 時，則 以 clk_200Hz 為時鐘信號，輸出以 timeset_disp_drive 對應(yīng)的位置。 input [2:0] timeset_disp_drive。 else auto_disp_drive = 339。 end end always (posedge clk) begin case(disp_drive) 339。b001000。b101: time_disp_select = 639。 ou