【正文】 在此，選用 Cyclone II系列 EP2C8的 FPGA作為目標(biāo)芯片。由于本設(shè)計(jì)只需要輸出 正弦波，故考慮了以下的優(yōu)化方式：正弦波信號(hào)對(duì)于 x=π 直線成奇對(duì)稱(chēng)，基于此可以將ROM 表減至原來(lái)的 1/2，再利用左半周期內(nèi)，波形對(duì)于點(diǎn) (π/2， 0)成偶對(duì)稱(chēng)，進(jìn)一步將 ROM 表減至最初的 1/4，因此通過(guò)一個(gè)正弦碼表的前 1/4 周期就可以變換得到的正弦的整個(gè)周期碼表，這樣就節(jié)省了將近 3/4 的資源 [19]?；究梢詽M足設(shè)計(jì)的要求。 表 23 EP2C8Q208C8 的型號(hào)標(biāo)識(shí) EP2C 系列標(biāo)識(shí)，屬于 Cyclone Ⅱ 系列 8 器件型號(hào) Q 封裝為 PQFP 208 引腳數(shù) C 應(yīng)用級(jí)別為商業(yè)級(jí) 8 速度等級(jí) N 符合無(wú)鉛標(biāo)準(zhǔn) 天津職業(yè)技術(shù)師范大學(xué) 20xx 屆本科生畢業(yè)設(shè)計(jì) 19 圖 29 Cyclone II 系列芯片 EP2C8Q208 EP2C8Q208 引腳 如圖 210 所示。片內(nèi)匹配消除了對(duì)外部電阻的需求，提高了信號(hào)完整性，簡(jiǎn)化電路板設(shè)計(jì)。 外部 存儲(chǔ)器 接口 提供高級(jí)外部存儲(chǔ)器接口支持，允許開(kāi)發(fā)人員集成外部單倍數(shù)據(jù)速率(SDR)、雙倍數(shù)據(jù)速率 (DDR)、 DDR2 SDRAM 器件以及第二代四倍數(shù)據(jù)速率 (QDR II)SRAM 器件，數(shù)據(jù)速率最高可達(dá) 668Mbps。 Cyclone II 器件的制造基于 300mm 晶圓，采用臺(tái)積電 90nm、低 K 值電介質(zhì)工藝，這種可靠工藝也曾被用于 Altera 的 Stratix II 器件。根據(jù)置數(shù)不同，可以輸出不同的頻率的計(jì)數(shù)脈沖，再經(jīng)計(jì)數(shù)器計(jì)數(shù)對(duì)存儲(chǔ)器尋址，頻率控制尋址頻率，從而控制輸出波形的頻率。雙口 RAM 有左右兩套相同的 I/O 口，即兩套數(shù)據(jù)總線，分別有兩套地址、控制總線，并有一套競(jìng)爭(zhēng)仲裁電路。 方法二：由邏輯方式在 FPGA 中實(shí)現(xiàn)。故只要在初始時(shí)刻，通過(guò)對(duì)計(jì)數(shù)器預(yù)置不同的初值即可形成兩路信號(hào)間不同的相位差，從而達(dá)到調(diào)節(jié)信號(hào)間相位的目的。數(shù)字移相技術(shù)的核心是先將模擬信號(hào)數(shù)字化，移相后再還原成模擬信號(hào)。 以 EDA 技術(shù)為基礎(chǔ)，用 FPGA 實(shí)現(xiàn) DDS 模型的設(shè)計(jì)。 天津職業(yè)技術(shù)師范大學(xué) 20xx 屆本科生畢業(yè)設(shè)計(jì) 14 FPGA 芯片的解決方案 DDS 技術(shù)的實(shí)現(xiàn)依賴于高速、高性能的數(shù)字器件。調(diào)節(jié) DAC滿量程輸出電流，需外接一個(gè)電阻 Rset，其調(diào)節(jié)關(guān)系是 Iset=32()，滿量程電流為 10～ 20mA[14]。接上精密時(shí)鐘源， AD9850 可產(chǎn)生一個(gè)頻譜純凈、頻率和相位都可編程控制的模擬正弦波輸出。 頻率合成器方案 頻率合成是指對(duì)一個(gè)標(biāo)準(zhǔn)信號(hào)頻率經(jīng)過(guò)一系列算術(shù)運(yùn)算，產(chǎn)生具有相同精度和穩(wěn)定度的大量離 散頻率的技術(shù) [13]。頻率合成器有兩種更新時(shí)鐘產(chǎn)生方式，一種由 FPGA 內(nèi)部自動(dòng)產(chǎn)生，另一種由外部提供。 ，則稱(chēng) A 超前B φ176。整個(gè) DDS 電路的電路結(jié)構(gòu)如圖 25 所示 。也就是 說(shuō) D/A 轉(zhuǎn)化器的輸出如果要完全恢復(fù)的話，輸出波形的頻率必須小于 fclk/2N。因?yàn)椴ㄐ?ROM 的存儲(chǔ)容量有限，相位累加器的字長(zhǎng)一般不等于 ROM 地址線的位數(shù) ， 因此在這個(gè)過(guò)程當(dāng)中也又會(huì)引入相位截?cái)嗾`差。累加寄存器一方面將在上一時(shí)鐘周期作用后所產(chǎn)生的新的相位數(shù)據(jù)反饋到加法器的輸入端，以使加法器在下一時(shí)鐘的作用下繼續(xù)與頻率控制數(shù)據(jù) K 相加；另一方面以相加后的結(jié)果形成正弦查詢表的地址 ,取 出表中與該相位對(duì)應(yīng)的單元中的幅度量化正弦函數(shù)值，作為取樣地址值送入幅度 /相位轉(zhuǎn)換電路。該發(fā)生器具有調(diào)頻迅速的優(yōu)點(diǎn)。模擬仿真是在考慮設(shè)計(jì)項(xiàng)目具體適配器件的各種延時(shí)的情況下仿真設(shè)計(jì)項(xiàng)目的一種項(xiàng)目驗(yàn)證方法，稱(chēng)為后仿真。邏輯設(shè)計(jì)的輸入方法有原理圖形輸入、文本輸入、波形輸入及第三方 EDA 工具生成的設(shè)計(jì)網(wǎng)表文件輸入等。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。此后 VHDL在電子設(shè)計(jì)領(lǐng)域得到了廣泛應(yīng)用，并逐步取代了原有的非標(biāo)準(zhǔn)硬件描述語(yǔ)言。 用戶現(xiàn)場(chǎng)可編程門(mén)陣列 FPGA 是一種高密度的可編程邏輯器件。 由于 DDS 采用全數(shù)字結(jié)構(gòu)，不可避免地引入了雜散。 (4)相位變化連續(xù) 。事實(shí)上，在 DDS 的頻率控制字改變之后，需經(jīng)過(guò)一個(gè)時(shí)鐘周期之后按照新的相位增量累加，才能實(shí)現(xiàn)頻率的轉(zhuǎn)換。 1971 年，美國(guó)學(xué)者 等人撰寫(xiě)的文章 “A Digital Frequency Synthesizer”首次提出了以全數(shù)字技術(shù)，從相位概念出發(fā)直接合成所需波形的一種新的頻率合成原理。由于模擬調(diào)相方法有生產(chǎn)性差、調(diào)試不方便、調(diào)制度控制不精確等缺點(diǎn)，因此采用數(shù)字方法實(shí)現(xiàn)各種模擬調(diào)制也越來(lái)越普遍 [5]。因此自集成電路問(wèn)世以來(lái)，集成規(guī)模便以 10 倍 /6 年的速度增長(zhǎng)。采用諸如 MAX038 信號(hào)發(fā)生器 芯片外加電阻及切換開(kāi)關(guān)等器件雖然也能調(diào)節(jié)頻率和幅度，但這種調(diào)節(jié)是離散的，且電路復(fù)雜，使用不方便 [1]。 本設(shè)計(jì)結(jié)合了 EDA技術(shù)和 DDS技術(shù)， EDA技術(shù)是現(xiàn)代電子設(shè)計(jì)技術(shù)的核心，是以電子系統(tǒng)設(shè)計(jì)為應(yīng)用方向的電子產(chǎn)品自動(dòng)化設(shè)計(jì)技術(shù)。 關(guān)鍵詞： 直接數(shù)字合成器；現(xiàn)場(chǎng)可編程邏輯門(mén)陣列；硬件描述語(yǔ)言 II ABSTRACT The DDS technique adopts full digital synthesis methods. The design bines EDA and DDS technology, EDA technology is the design of modern electronic technology at the core, electronic system design direction for the application of electronic design automation products technology. DDS technology is the most advanced frequency synthesizer technology. The generated signals have advantages of high frequency resolutions, fast frequency switching, continuous phase while frequency switching, low noise phase and being able to generate arbitrary waveforms. In this paper, after reviewing a lot of literatures published on DDS technology, DDS scheme based on FPGA structure are proposed, and then implemented in Cyclone II series FPGA using Quartus II paper introduced the concrete implementation process, this way associates DDS with field programmable gate array FPGA technology , the way based on VHDL is flexible in designing and modifying, which is a important innovation to the tradition synthesize way, FPGA device control core as system, its flexible scene can altering, can dispose ability again, very convenient to various kinds of improvement of the system, can also improve systematic performance further on the basis of altering hardware circuit. at the end of paper , the author displays simulation result, after verification, the design meets the demand of original definition. Key words: DDS。所以今天無(wú)論是民用的移動(dòng)電話、程控交換機(jī)、 集群電臺(tái)、廣播發(fā)射機(jī)和調(diào)制解調(diào)器 ,還是軍用的雷達(dá)設(shè)備、圖形處理儀器、遙控遙測(cè)設(shè)備、加密通信機(jī)中 ,都已廣泛地使用大規(guī)模可編程器件 [2]。隨著電子信息技術(shù)的發(fā)展，對(duì)其性能的要求也越來(lái)越高，如要求頻率穩(wěn)定性高、轉(zhuǎn)換速度快，具有調(diào)幅、調(diào)頻等功能，另外還經(jīng)常需要兩路正弦信號(hào)不僅具有相同的頻率，同時(shí)要有確定的相位差 [4]。與現(xiàn)有各類(lèi)型波形發(fā)生器比較而言，產(chǎn)生的數(shù)字信號(hào)干擾小，輸出穩(wěn)定，可靠性高，特別是操作簡(jiǎn)單方便，成本低。 輸出頻率帶寬為 50%fclk(理論值 )， 但考慮到低通濾波器的特性和設(shè)計(jì)難度以及對(duì)輸出信號(hào)雜散 的抑制，實(shí)際的輸出頻率帶寬仍能達(dá)到40%fclk。 若時(shí)鐘 fclk 的頻率不變， DDS 的頻率分辨率就由 相位累加器的位數(shù) N 決定。 由于受 DDS 內(nèi)部 DAC 和波形存儲(chǔ)器 (ROM)的工作速度限制，使得 DDS 輸出的最高頻率有限。 課題的主要研究工作 信號(hào)發(fā)生器一般是指能自動(dòng)產(chǎn)生具有一定頻率和幅度的正弦波、三角波（鋸齒波）、方波（矩形波）、階梯波等電壓波形的電路或儀器 [9]。 硬件 描述語(yǔ)言 (VHDL) 超高速集成電路硬件描述語(yǔ)言 (Very High Speed Integrated Circuit Hardware Description Language， VHDL)于 1983年有美國(guó)國(guó)防部 (DOD)發(fā)起創(chuàng)建，由 IEEE(The Institute of Electrical and Electronics Engineers)進(jìn)一步發(fā)展并在 1987年作為 “IEEE 標(biāo)準(zhǔn)1076”發(fā)布。 VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu) 、 行為 、 功能和接口。 此外， Quartus II 通過(guò)和 DSP Builder 工具與 Matlab/Simulink 相結(jié)合，可以方便地實(shí)現(xiàn)各種 DSP 應(yīng)用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng) (SOPC)開(kāi)發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式開(kāi)發(fā)軟件、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開(kāi)發(fā)平臺(tái)。 。 系統(tǒng)實(shí)現(xiàn)的原理 本設(shè)計(jì)采用直接數(shù)字合成技術(shù)設(shè)計(jì)正弦信號(hào)發(fā)生器。它是由參考時(shí)鐘、相位累加器、正弦查詢表 、 D/A 轉(zhuǎn)換器 和低通濾波器 組成，直接數(shù)字合成器原理框圖如圖 21 所示 。 相位累加器的最大計(jì)數(shù)長(zhǎng)度與正弦查詢表中所存儲(chǔ)的相位分隔點(diǎn)數(shù)相同，在取樣頻率 （ 由參考時(shí)鐘頻率決定 ） 不變的情況下，由于相位累加器的相位增量不同，將導(dǎo)致一周期內(nèi)的取樣點(diǎn)數(shù)不同，輸出信號(hào)的頻率也相應(yīng)變化。t)的頻率 fout， fout=K在時(shí)鐘脈沖 fclk 的控制下，對(duì)輸入頻率控制字 K 進(jìn)行累加，累加滿量時(shí)產(chǎn)生溢出。 ～ 360176。因此在布線時(shí)必須精心設(shè)計(jì)，使從FPGA 輸出參考時(shí)鐘的引腳到兩個(gè)頻率合成器芯片的參考時(shí)鐘輸入引腳的引線距離相等，以保證系統(tǒng)時(shí)鐘同步。新的數(shù)據(jù)送到相位累加器時(shí)，它們之間的相位關(guān)系可以得到保持，也可以通過(guò)相位控制字來(lái)調(diào)節(jié)兩片 頻率合成器 之間的相位 差 [12]。 AD 公司的 DDS 系列產(chǎn)品以其較高的性能價(jià)格比，目前取得了極為廣泛的應(yīng)用。擴(kuò)展工業(yè)級(jí)溫度范圍為 40～ +85 攝氏度，其封裝是 28引腳的 SSOP 表面封裝。 ML2035 生成的頻率較低 (0～ 25KHZ)，一般應(yīng)用于一些需產(chǎn)生 的頻率為工頻和音頻的場(chǎng)合。 雖然有的專(zhuān)用 DDS 芯片的功能也比較多，但控制方式卻是固定的，因此不一定是我們所需要的。 分析以上三種方案，顯然第三種方案具有更大的優(yōu)越性、靈活性。以延時(shí)天津職業(yè)技術(shù)師范大學(xué) 20xx 屆本科生畢業(yè)設(shè)計(jì) 15 的長(zhǎng)短來(lái)決定兩信號(hào)間的相位值。可采用并行兩片 32K 的 EEPROM 存儲(chǔ)器AT28C256，共 16 位位寬，可以實(shí)現(xiàn) 12 位波形表存儲(chǔ)， 150ns 讀取速度完全滿足 20KHZ的工作頻率。 本設(shè)計(jì)要實(shí)現(xiàn)編輯功能，故必須選擇隨機(jī)存儲(chǔ)器或不揮發(fā)性讀寫(xiě)存儲(chǔ)器。方案三簡(jiǎn)單、方便，成本低， 故采用方案 三 。 Altera 公司 于 20xx 年推出的 Cyclone 器件系列永遠(yuǎn)改變了整個(gè) FPGA 行業(yè)，帶給市場(chǎng)第一也是唯一的以最低成本為基礎(chǔ)而設(shè)計(jì)的 FPGA 系列產(chǎn)品。 嵌入式 存儲(chǔ)器 基于流行的 M4K 存儲(chǔ)器模塊，提供多達(dá) 兆比特的嵌入式存儲(chǔ)器 ，可以支持配置更為廣泛的操作模式，包括 RAM、 ROM、先入先出(FIFO)緩沖器以及單端口和雙端口模式。這些 PLL 提供的高級(jí)特性，包括頻率合成、可編程占空比、外部時(shí)鐘輸出、可編程帶寬、輸入時(shí)鐘擴(kuò)頻、鎖定探測(cè)以及支持差分輸入、輸出時(shí)鐘信號(hào)。 天津職業(yè)技術(shù)師范大學(xué) 20xx 屆本科生畢業(yè)設(shè)計(jì) 18 圖