【正文】 雙端口 RAM 模塊 LPM 是參數(shù)可設置模塊庫 (Librar of Parameterized Modules)縮寫， Altear提供的可參數(shù)化宏模塊和 LPM 函數(shù)均基于 Altear 器件的結(jié)構(gòu)做了優(yōu)化設計。 ELSE 39。 END IF。039。 分頻時鐘 fclk : IN STD_LOGIC。 圖 36 是 8 個 BCD 比例乘法器級聯(lián)的示意圖?！?9”為計數(shù)器的譯碼輸出，有效時輸出 1； INHout端是禁止輸出端，也是計數(shù)器的“ 9”譯碼輸出，有效時為輸出 0。 這種電路具有用積木式產(chǎn)生很寬范圍的數(shù)字頻率功能，在頻率系統(tǒng)中廣泛應用，當與可逆計數(shù)器及一些控 制邏輯連用時，可以實現(xiàn)乘法、加法、減法、開方、平方以及解代數(shù)方程和微分方程、積分等功能。 河南理工大學畢業(yè)設計（論文）說明書 31 END rtl。 END IF。 FWORD4 寄存器使能 IF f4_en = 39。 THEN bcd3 = databus(7 DOWNTO 4)。 控制寄存器 DDSCR_reg = 00000000。 register write Process 寫寄存器 Reg_Write_Proc: PROCESS(clk, reset, prs_state) BEGIN 內(nèi)部 寄存器復位 IF reset = RESET_ACTIVE THEN 分頻系數(shù)寄存器 bcd1 = 0000。039。 END CASE。 f3_en = 39。 cr_en = 39。 WHEN DATA_ADDR = f1_en = 39。 f3_en = 39。 cr_en = 39。 WHEN FWORD4_ADDR = 河南理工大學畢業(yè)設計（論文）說明書 27 f1_en = 39。 f3_en = 39。 cr_en = 39。 WHEN FWORD2_ADDR = f1_en = 39。 f3_en = 39。 在時鐘的上升沿同步 ELSIF rising_edge(clk) THEN IF cs = 39。 河南理工大學畢業(yè)設計（論文）說明書 26 f3_en = 39。 寫雙端口 RAM 的信號 wrclock = wrclock_reg。 計算 RAM 地址 IF ramaddress = 11111111 THEN ramaddress = 00000000。 wr_state = wr_high。039。 END PROCESS。 ELSIF ds = 39。 END IF。 CASE prs_state IS 空閑狀態(tài) (00) WHEN IDLE = 等待 as 的下降沿 IF cs = 39。 ds_delay = ds。 FWORD4 寄存器使能 SIGNAL f4_en : STD_LOGIC。 SIGNAL wrclock_reg : STD_LOGIC。 SIGNAL bcd3 : STD_LOGIC_VECTOR(3 downto 0)。 CONSTANT DATA_ADDR : STD_LOGIC_VECTOR(2 downto 0) := 101。 END COMPONENT。 BCD2 : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 步長 m : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 全局時鐘 河南理工大學畢業(yè)設計（論文）說明書 19 clk : IN STD_LOGIC。 第四個進程是寫 RAM 狀態(tài)機。此狀態(tài)等待片選信號有效和 AS 信號的下降沿，當條件滿足時，狀態(tài)機切換到 STROBE 狀態(tài)。 m m m0 是相位累加步長控制字，由于系統(tǒng)設計中規(guī)定相位累加步長 m=2n ， n=0,1,2, ?， 7，所以使用 3位表示他們足夠了，對應的累加步長值如表 34所示?，F(xiàn)在，介紹一下輸出引腳。 相位累加器 PHASE_ADDER: phasesum PORT MAP( 河南理工大學畢業(yè)設計（論文）說明書 14 全局復位 reset = reset, 分頻時鐘 fclk = fclk, 掃頻使能 ddsen = ddsen, 相位累加步長 m = m, 讀 RAM 時鐘 rdclock = rdclock, 讀 RAM 使能 rden = rden, 讀 RAM 地址 rdaddress=rdaddress )。 SIGNAL rdclock : STD_LOGIC。 讀 RAM 時鐘 rdclock : OUT STD_LOGIC。 wraddress:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 雙端口 RAM 寫使能 wren: OUT STD_LOGIC。 片選 cs : IN STD_LOGIC。 地址選通 as : IN STD_LOGIC。 USE 。 河南理工大學畢業(yè)設計（論文）說明書 7 圖 21 河南理工大學畢業(yè)設計（論文）說明書 8 微控制器接口模塊 微控制器接口 模塊向微控制器提供友好，方便的操作接口， MCU 可通過片選(CS)、地址選通 (AS)、數(shù)據(jù)選通 (DS)、數(shù)據(jù)總線和地址總線來操作其內(nèi)部寄 存器。 從前面的介紹中可以知道，增加相位累加器的位數(shù) n，可以提高頻率分辨率，最低輸出頻率可達 Hz、 mHz 甚至是 μ Hz，即 DDS 的最低合成頻率接近零頻。另外， DDS的相位是連續(xù)變化的，形成的信號具有良好的頻譜特性，這是傳統(tǒng)的直接頻率合成法所無法實現(xiàn)的。 (2) 頻率變換速度快。 D/A 轉(zhuǎn)換器的作用是把合成的數(shù)字波形轉(zhuǎn)換成模擬波形。如果要求分辨率很高，那么采用多環(huán) PLL 就 顯得電路結(jié)構(gòu)復雜 、成本高、調(diào)試困難；而采用小數(shù)分頻技術，可以輕易解決高分辨率問題，但是小數(shù)分頻的主要問題是“尾數(shù)難抑” ， 國內(nèi)外對這方面的研究不少，但是還沒有徹底解 決。隨著大規(guī)模集成電路的發(fā)展，頻率合成技術日趨完善，目前，主要有以下幾種方式。 具有良好的性價比。 關 鍵 詞 直接數(shù)字頻率合成器 (DDS) FPGA 河南理工大學畢業(yè)設計（論文）說明書 II Design of direct digital frequency synthesizer based on FPGA Abstract In Frequency domain, the mon Synthesis technology has Direct simulation, phase lock loop simulation, decimal Frequency and phase lock loop, Direct Digital Frequency Synthesis (as some DDFS, Digital, referred to as spurious biosynthesis) in recent years is the new Frequency Synthesis technology. The structure and principles of Direct Digital Frequency Synthesizer is introduced. Also a detailed design and the method of program realization based on FPGA are introduced. The result of simulation shows that the design is simple and feasible, convenient and flexible, high universality, writeable various FPGA chip, the highest frequency can be 100 million times. Ratiofor quality to price. Keywords Direct Digital frequency Synthesizer(DDS) FPGA 河南理工大學畢業(yè)設計（論文）說明書 III 前言 在頻率合成領域，常用的頻率合成技術有直接模擬合成、模擬鎖相環(huán)、小數(shù)分頻鎖相環(huán)等，直接數(shù)字頻率合成 （ DDS） 是近年來的新的頻率合成技術。 直接模擬（ DAS） 直接模擬合成技術是通過對標準參考頻率進行加、減、乘、除 運算而合成一系列相干頻率，其換頻率速度主要由電路部 件響應速度決定，相位噪聲指標也還不錯。 直接數(shù)字頻率合成（ DDS） DDS 的概念最初是有美國學者 ， 和 提出的，它是以全數(shù)字技術，從相位概念出發(fā)直接合成所需波形的一種新的頻率合成技術，典型的 DDS 系統(tǒng)由相位累加器，波形查找表（ ROM/RAM） ， D/A，低通濾波器（ Low Pass Filter 簡稱 LPF） 構(gòu)成， 如圖 12 所示。離散量化幅度序列S(n)經(jīng) D/A 轉(zhuǎn)換后 變成了階梯波 S(t),值得注意的是，頻率合成系統(tǒng)對 D/A 轉(zhuǎn)換器的分辨率有一定要求， D/A 轉(zhuǎn)換器的分辨率越高，合成的階梯波 S(t)臺階數(shù)越多，輸出的波形的精度也就越高，減少了量化失真。在 DDS 中，一個頻率的建立時間通常 取決于濾波器的帶寬。 (4)輸出頻率范圍寬。有人計算過，如果 inf 為 50MHz，那么當 n為 48 位時，其分辨率可達 179nHz。微控制器接口模塊內(nèi)部實現(xiàn)了 6 個寄存器，其中， 4 個位分頻寄存器， 1 個位控制寄存器， 1 個位數(shù)據(jù)輸入寄存器。 USE 。 數(shù)據(jù)選通 ds : IN STD_LOGIC。 地址選通 as : IN STD_LOGIC。 雙端口 RAM 寫時鐘 wrclock : OUT STD_LOGIC )。 rdaddress:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 讀 RAM 使能 rden : OUT STD_LOGIC。 SIGNAL rden : STD_LOGIC。 END rtl。 圖 31 ddsen：相位累加器使能，有效時為高電平； fclk：分 頻時鐘，作為相位累加器的輸入時鐘； m：相位累加步長， m=2n ， n=0,1,2, ?， 7； dataout：數(shù)據(jù)輸出，作為 RAM 輸入數(shù)據(jù)； addrout：地址輸出，作為 RAM 輸入地址； wern： RAM 寫使能信號； wrclock： RAM 寫時鐘信號。 表 33 控制寄存器 BIT7 BIT6 BIT5 BIT4 BIT3 BIT2 BIT1 BIT0 DDSEN 0 0 0 0 M2 M1 M0 河南理工大學畢業(yè)設計（論文）說明書 17 表 34 m2m1m0 與相位累加步長 m對照表 m2m1m0 m 000 1 001 2 010 4 011 8 100 16 101 32 110 64 111 128 數(shù)據(jù)輸入寄存器（ DATA） 如表 35所示，微控制器通過數(shù)據(jù)輸入寄存器緩沖，將數(shù)