【正文】 耗驚人的 FPGA 資源。 河南理工大學畢業(yè)設(shè)計（論文）說明書 6 2 系統(tǒng)設(shè)計 本章所需要設(shè)計 的直接數(shù)字頻率合成系統(tǒng)與前面介紹的 DDS 原理完全一致。 理論上， DDS 輸出的頻率范圍在 0~ /2inf ，實際上 ，考慮到低通濾波器的設(shè)計，為 40%inf ， 而 FPGA 的時鐘頻率可達到 100MHz，因此，利用 FPGA，可以實現(xiàn)輸出頻率范圍很寬的信號。數(shù)字相位累加器是優(yōu)良的線性數(shù)字增值發(fā)生器。影響因素為相位累加器， ROM/RAM 的工藝結(jié)構(gòu)， D/A 轉(zhuǎn)換器及它信號處理過程中可能產(chǎn)生的時延。 DDS 具有以下特點： (1) 頻率分辨率高。 圖 13 相位累加器 圖 14 相位幅度變換原理圖 低通濾波器的作用不容忽視。 相位累加器的輸出數(shù)據(jù)作為波形查找表地址，進行波形的相位 — 幅值的轉(zhuǎn)換，即可在給定的時間上確定輸出波形的抽樣幅值，如圖 14 所示。 圖 12 DDS 原理框圖 圖中 ， m為相位累加器步長，也有資料稱為頻率控制字， inf 是參考頻率， outf是合成頻率。但是，它也有一個致命的缺點，就是在高分辨率情況下，換頻速度較慢。主要技術(shù)問題是雜波干擾，由于直接模擬合成引入了大量的混頻器、倍頻器、分頻器，這些非線性的部件使得雜波抑制相當困難、在實際應(yīng)用中，這種技術(shù)的電路結(jié)構(gòu)比較復(fù)雜，體積、重量、成本等方面缺點大大限制其應(yīng)用、 間接式頻率合成（ PLL） 間接式頻率合成技術(shù)重要有鑒頻器、環(huán)路濾波器、壓控振蕩器、分頻器等 4個基本部件構(gòu)成，如下圖 11所示。 河南理工大學畢業(yè)設(shè)計（論文）說明書 IV 目錄 1 DDS 原理 ..................................... 1 直接模擬（ DAS） ............................ 1 間接式頻率合成（ PLL） ...................... 1 直接數(shù)字頻率合成（ DDS） .................... 2 2 系統(tǒng)設(shè)計 ..................................... 6 微控制器接口模塊 ........................... 8 相 位累加寄存器 ............................ 8 雙端口 RAM ................................. 8 3 模塊設(shè)計與實現(xiàn) .............................. 15 微控制器接口模塊 .......................... 15 分頻寄存器（ FWORD1FWORD4) ............ 16 控制寄存器（ DDSCR) .................... 16 數(shù)據(jù)輸入寄存器（ DATA） ................ 17 比例乘法器模塊 ........................... 31 相位累加器模塊 ........................... 37 雙端口 RAM模塊 ........................... 39 致 謝 ...................................... 48 參考文獻 .................................... 49 河南理工大學畢業(yè)設(shè)計（論文）說明書 1 1 DDS 原理 顧名思義頻率合成技術(shù)，就是能從一個高穩(wěn)定和準確度的標準頻率中產(chǎn)生千百萬個同一高穩(wěn)定度和準確度的頻率。 DDS以穩(wěn)定度高的參考時鐘為參考源，通過精密的相位累加器和數(shù)字信號處理，再通過高速 D/A 變換器產(chǎn)生所需的數(shù)字波形，這個數(shù)字濾 波經(jīng)過一個模擬濾波器后，得到最終的模擬信號波形。 本文介紹了直接數(shù)字頻率合成器的基本組成及設(shè)計原理，給出了基于 FPGA 的具體設(shè)計方案及編程實現(xiàn)方法。仿真結(jié)果表明，該設(shè)計簡單合理，使用靈活方便，通用性好，可寫入各種 FPGA芯片，最高可 將頻率提高 100 萬倍。 DDS 是產(chǎn)生高精度、快速頻率變換、輸出波形失真小的優(yōu)先選用技術(shù)。頻率合成技術(shù)廣泛地應(yīng)用于通信、導(dǎo)航、雷達、儀器儀表、軍事裝備等領(lǐng)域、現(xiàn)代的電子系統(tǒng)對頻率合成器提出越來越高的要求，主要表現(xiàn)在：轉(zhuǎn)換速度快、頻段寬、步進間隔小、雜散小、體積小、重量輕、功耗低等。 鎖相環(huán)是一個相位誤差反饋控制系統(tǒng)，它比較輸入信號和壓控振蕩器經(jīng)分頻后輸出信號之間的相位差，從而產(chǎn)生誤差控制電壓來調(diào)整壓控制振蕩器的輸出頻 率，以達到與輸入信號倍頻的關(guān)系。 河南理工大學畢業(yè)設(shè)計（論文）說明書 2 圖 11 鎖相環(huán)電路基本結(jié)構(gòu) 為了解決高分辨率于高鑒相頻率之間的矛盾，可以采用多環(huán)技術(shù)或者小數(shù)分頻技術(shù)。其系統(tǒng)的核心是相位累加器，它由一個累加器和一個 n位相位寄存分頻器 鑒相器 壓控振蕩器 低通濾波器 合成頻率 參考頻率 低通濾波器 m inf outf 相位累加器 波形查找表 D/A 河南理工大學畢業(yè)設(shè)計（論文）說明書 3 器組成（ 也可用帶有輸出鎖存的累加器代替 ） ，如圖 13 所示。 n 位的尋址RAM/ROM 相當于把 0~2? 正弦信號離散成具有 2n 個樣值的序列，以二進制數(shù)值形式存儲在 2n 個地址單元，按照地址不同輸出相應(yīng)的信號幅值。對 D/A 輸出的階梯波 S(t)進行頻譜分析，可知 S(t)中除了主頻 outf 外，還存在分布在 inf ， 2inf ??兩邊177。 DDS 的頻率分辨率在 inf 固定時，取決于相位累加器的位數(shù) n，只要 n 足夠大，理論上就可以獲得相應(yīng)的分辨率精度，這是傳統(tǒng)方法難以實現(xiàn)的。其中， 信號處理的時延與時鐘周期相關(guān)。因此， DDS 的相位誤差主要依賴于時鐘的相位特性，相位誤差小。 根據(jù)前面的講述，可以得到一下公式： 2nout inTTm??????? 2 inout nff m? ? 2inout nff? ? max 2out ff ? 其 中， outT 是輸出波形的周期， n是相位累加器位數(shù)， m是相位累加器步長，inT 是輸入波形周期。從實現(xiàn)方式上看，有如下特色： (1) 引入 8 級級聯(lián) 的 BCD 比例乘法器，將頻率分辨率提高 100 萬倍！ (2) 利用 FPGA 內(nèi)部 嵌入式存儲單元，在 FPGA 內(nèi)部集成了 2Kbit 容量雙端口RAM，降低了硬件難度，提高了系統(tǒng)可靠性。何不從 inf 入手， 對 inf 實現(xiàn)任意可分頻，利用降低 inf 來換取高分辨率呢？ 事實證明，使用比例乘法器是可行的，經(jīng)過 8 級 BCD 比例乘法器的分頻，分頻比達到 810:1 ，例如，晶振頻率為 100MHz，經(jīng)過分頻 inf 可以是 81~10 Hz任意整數(shù)頻率，整個分頻模塊僅消耗 65 個宏單元。 (3) 相位步進 2256???? 本設(shè)計按照模塊化層次化設(shè)計方法，根據(jù)結(jié)構(gòu)功能，可以劃分出 3 個功能模塊，即微控制器接口模塊、相位累加器模塊、雙端口 RAM 模塊，其連接關(guān)系如圖21 所示。 相位累加寄存器 相位累加寄存器是系統(tǒng)的核心模塊，使用經(jīng)過分頻器分頻后的時鐘，范圍相當寬廣。 頂層實體的 VHDL 程序如下 ： LIBRARY IEEE。 ENTITY dds IS PORT( 與微控制器接口信號 全局復(fù)位 reset : IN STD_LOGIC。 片選 cs : IN STD_LOGIC。 END dds。 數(shù)據(jù)總線 databus : IN STD_lOGIC_VECTOR(7 DOWNTO 0)。 與內(nèi)部模塊接口信號 DDS 掃頻使能 ddsen : OUT STD_LOGIC。 地址輸出，送至雙端口 RAM addrout : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 雙端口 RAM COMPONENT ramdp PORT( 河南理工大學畢業(yè)設(shè)計（論文）說明書 11 wren: IN STD_LOGIC。 data : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 END COMPONENT。 相位累加 步長 m : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 END COMPONENT。 SIGNAL wrclock : STD_LOGIC。 SIGNAL addrout : STD_LOGIC_VECTOR(7 DOWNTO 0)。 雙端口 RAM DP_RAM: ramdp PORT MAP( wren= wren, wrclock = wrclock, rden = rden, rdclock = rdclock, data = dataout, wraddress=addrout, rdaddress=rdaddress, q = q )。讀者可能暫時還不能理解整個系統(tǒng)的工作原理，這里只需了解系統(tǒng)的輪廓即可，后面會詳細介紹各模塊的設(shè)計與實現(xiàn)。其輸入引腳前面已經(jīng)介紹過，這里不再重復(fù)。 表 31 寄存器地址 名稱 訪問屬性 地址 FWORD1 Write 000 FWORD2 Write 001 FWORD3 Write 010 FWORD4 Write 011 DDSCR Write 100 DATA Write 101 分頻寄存器 （ FWORD1FWORD4) 以 FWORD1 為例，如表 32 所示。 表 32 分頻寄存器 FWORD1 BIT7 BIT6 BIT5 BIT4 BIT3 BIT2 BIT1 BIT0 3BCD1 2BCD1 1BCD1 0BCD1 3BCD2 2BCD2 1BCD2 0BCD2 控制寄存器（ DDSCR) 如表 33 所示，控制寄存器只有 4 位是有意義的， ddsen 為相位累加器使能，當其為有效時（邏輯 1），相位累加器工作，輸出波形。這意味著可以重復(fù)多次寫波形數(shù)據(jù)，從而實現(xiàn)任意波形輸出和動態(tài)波形輸出的功能。當系統(tǒng)上電或復(fù)位后，微控制器接口處于此狀態(tài)。 河南理工大學畢業(yè)設(shè)計（論文）說明書 18 (3) DATA_LAUNCH。 第三個進程是主狀態(tài)機。 描述微控制器接口模塊的 VHDL 程序如下： LIBRARY IEEE。 ENTITY interface IS port( 與微控制器接口信號 全局復(fù)位 reset : IN STD_LOGIC。 片選 cs : IN STD_LOGIC。 經(jīng)比例乘法器分頻后的時鐘 fclk : OUT STD_LOGIC。 雙端口 RAM 寫使能 wren: OUT STD_LOGIC。 分頻系數(shù) BCD1 : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 BCD5 : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 分頻時鐘 FOUT : OUT STD_LOGIC )。 CONSTANT FWORD1_ADDR : STD_LOGIC_VECTOR(2 downto 0) := 000。 CONSTANT DDSCR_ADDR : STD_LOGIC_VECTOR(2 downto 0) := 100。 SIGNAL bcd8 : STD_LOGIC_VECTOR(3 downto 0)。 SIGNAL bcd4 : STD_LOGIC_VECTOR(3 downto 0)。 狀態(tài)機定義 TYPE STATE_TYPE IS (IDLE,STROBE,DATA_LAUNCH)。 SIGNAL DDSCR_reg : STD_LOGIC_VECTOR(7 downto 0)。 SIGNAL ramdata : STD_LOGIC_VECTOR(7 DOWNTO 0)。 FWORD3 寄存器使能 SIGNAL f3_en : STD_LOGIC。 河南理工大學畢業(yè)設(shè)計