【正文】 olate。 上變頻是 將具有一定頻率的輸入信號(hào)，改換成具有更高頻率的輸出信號(hào) 。 隨著軟件無(wú)線電技術(shù)理論的發(fā)展以及大規(guī)模集成電路的廣泛使用，原來(lái)的模擬系統(tǒng)的基帶處理部分采用數(shù)字電路逐漸數(shù)字化、軟件化。軟件無(wú)線電是一種以現(xiàn)代通信理論為基礎(chǔ)，以數(shù)字信號(hào)處理為核心，以微電子技術(shù)為支撐的新的無(wú)線通信體系結(jié)構(gòu)。 系統(tǒng)最突出的特點(diǎn)有：首先，具有完全的可編程特性，無(wú)線波段、接入方 式、調(diào)制方式和數(shù)據(jù)速率等都可以通過(guò)軟件來(lái)加以控制；其次，對(duì)整個(gè)中頻頻帶甚至射頻進(jìn)行采樣，增大了處理的帶寬，利用高速 DSP 和軟件處理，完成被傳輸信號(hào)從基帶到射頻之間的整個(gè)處理過(guò)程 。 軟件無(wú)線電的核心思想是對(duì)天線感應(yīng)的射頻模擬信號(hào)盡可能的直接數(shù)字化，將其變換為適合 DSP 器件或計(jì)算機(jī)處理的數(shù)據(jù)流，然后通過(guò)軟件來(lái)完成各種功能。數(shù)字上變頻 (Digital Up ConverterDUC )與下變頻是相對(duì)應(yīng)的過(guò)程， DSP 處理后的基帶數(shù)字信號(hào)經(jīng)過(guò)內(nèi)插、濾波和上變頻后，將信號(hào)傳給 DAC 來(lái)完成后續(xù)的模擬處理環(huán) 節(jié)。目前，最著名、產(chǎn)品應(yīng)用最廣泛的公司有美國(guó)的 Harris(1999 更名為 Intersil公司 )、 AD公司和 Graychip等公司。這些器件都具有較優(yōu)異的性能參數(shù)和較強(qiáng)的功能。 具體實(shí)施起來(lái)應(yīng)該先了解 通信原理的相關(guān)知識(shí)，仿真軟件的應(yīng)用，變頻器的原理及設(shè)計(jì)方法 ， 利用 FPGA 設(shè)計(jì)固定參數(shù)的上變頻器，提出結(jié)構(gòu)框圖，對(duì)所設(shè)計(jì)的原理圖進(jìn)行仿真并計(jì)算，分析仿真結(jié)果多所設(shè)計(jì)變頻器參數(shù)進(jìn)行修正，使之符合要求，最后對(duì)上變頻器的仿真、調(diào)試與完善并測(cè)試該變頻器的 性能指標(biāo)。 （ 3）學(xué)習(xí)并能夠熟練使用 EDA 工具完成設(shè)計(jì)流程 ， 采用 verilog 語(yǔ)言，自行編寫(xiě)各關(guān)鍵功能模塊的硬件描述語(yǔ)言程序。能夠通過(guò)上變頻器完成頻譜的搬移。 FPGA 具有靜態(tài)可重復(fù)編程或在線動(dòng)態(tài)重構(gòu)特性，使硬件的功能可 像 軟件一樣通過(guò)編程來(lái)修改，不僅使設(shè)計(jì)修改和產(chǎn)品升級(jí)變得十分方便，而且 極大地提高了電子系統(tǒng)的靈活性和通用能力。 首先，它使硬件的設(shè)計(jì)工作更加簡(jiǎn)單方便了。 最后， FPGA（一次性編程的除外）技術(shù)無(wú)需編程器和較高的編程電壓，打破了先編程后裝配的慣例，形成產(chǎn)品后還可以在系統(tǒng)內(nèi)反復(fù)編程，可以快速有效地設(shè)計(jì)開(kāi)發(fā)，加快系統(tǒng)預(yù)制及器件功能升級(jí)，減少電路走線，大大減少設(shè)計(jì)時(shí)間，縮短開(kāi)發(fā)周期。盡管這些 FPGA 的具體結(jié)構(gòu)和性能指標(biāo)各有特色，但它們都有一個(gè)共同之處，即由邏輯功能塊排成陣列，并由可編程的互連資源連接這些邏輯功能塊，從而實(shí)現(xiàn)不同的設(shè)計(jì)。 FPGA 內(nèi)部寄存器可配置為帶同步 /異步復(fù) 位和置位、時(shí)鐘使能的觸發(fā)器，也可以配置成為鎖存器。由于 FPGA 內(nèi)部除了基本可編程邏輯單元外，還有嵌入式的 RAM、 PLL 或者是 DLL，專(zhuān)用的Hard IP Core 等，這些模塊也能等效出一定規(guī)模的系統(tǒng)門(mén)，所以簡(jiǎn)單科學(xué)的方法是用器件 的 Register 或 LUT 的數(shù)量衡量。寫(xiě)入 CAM 的數(shù)據(jù)會(huì)和其內(nèi)部存儲(chǔ)的每一個(gè)數(shù)據(jù)進(jìn)行比較，并返回與端口數(shù)據(jù)相同的所有內(nèi)部數(shù)據(jù)的地址。布線資源的劃分：一，全局性的專(zhuān)用布線資源：以完成器件內(nèi)部的全局時(shí)鐘和全局復(fù)位 /置位的布線；二，長(zhǎng)線資源：用以完成器件 Bank 間的一些高速信號(hào)和一些第二全局時(shí)鐘信號(hào)的布線；三，短線資源：用來(lái)完成基本邏輯單元間的邏輯互連與布線；還有其他在邏輯單元內(nèi)部還有著各種布線資源和專(zhuān)用時(shí)鐘、復(fù)位等控制信號(hào)線。 目前絕大部分 FPGA 都采用查找表（ Look Up Table， LUT）技術(shù)，如 Altera 的 ACEX、 APEX、 Cyclone、 Stratix 系列， Xilinx 的 Spartan、 Virtex 系列等?，F(xiàn)在主要流行的方式是用硬件描述語(yǔ)言設(shè)計(jì)（ VHDL 或 Verilog HDL），而其中在亞洲許多國(guó)家和美國(guó)主要利用 Verilog HDL 語(yǔ)言設(shè)計(jì)， VHDL 多是在歐洲和其它地區(qū)使用。還有 Altera 公司的 支持最新的 cycloneII 系列器件的整個(gè)設(shè)計(jì)流程。 （ 2）測(cè)試平臺(tái)法：為設(shè)計(jì)模塊專(zhuān)門(mén)設(shè)計(jì)的仿真程序，可以實(shí)現(xiàn)對(duì)被測(cè)模塊自動(dòng)輸入 桂林電子科技大學(xué)畢業(yè)設(shè)計(jì)（論文）報(bào)告用紙 第 7 頁(yè) 共 38 頁(yè) 測(cè)試矢量，并通過(guò)波形輸出文件記錄輸出，便于將仿真結(jié)果記錄歸檔和比較。 本設(shè)計(jì)中主要運(yùn)用了 中的 VerliogHDL 語(yǔ)言來(lái)編寫(xiě)各模塊程序，再通過(guò)原理圖連接，其中利用了 Matlab20xx 的輔助，最后通過(guò) 進(jìn)行仿真，具體內(nèi)容步驟在下文將做出詳細(xì)介紹。如只取原實(shí)信號(hào)的正頻部分 z(t)(由于 z(t)只含有正頻分量，故 z(t)為復(fù)信號(hào) )，那么就把 z(t)做 x(t)的解析表示，即： ( ) ( ) [( )]z t x t jH t?? （ 3— 1） 其中 H[x(t)]叫做信號(hào) x(t)的 Hilbert 變換。將上式乘以 cjte?? ，把載頻下移 ωc，得到基帶信號(hào) (或稱(chēng)為零中頻信號(hào) )，記為 ()bzt，有： ( ) ( ) cjtbz t a t e ?? 1 ( )[ ( )] xH x t dt ? ???????? ?? 桂林電子科技大學(xué)畢業(yè)設(shè)計(jì)（論文）報(bào)告用紙 第 8 頁(yè) 共 38 頁(yè) ( ) ( ) c os ( ) ( ) sin ( )bz t a t t ja t t???? ( ) ( )I t jQ t?? （ 3— 6） 其中 ( ) ( ) cos ( )I t a t t?? ， )(sin)()( ttatQ ?? ， 分別稱(chēng)為基帶信號(hào)的同相分量和正交分量。將該式進(jìn)行數(shù)字化，引入滿足采樣定理的采樣周期 T，則可以寫(xiě)為： ( ) ( ) cj nTbax nT x nT e ?? （ 3— 8） 簡(jiǎn)寫(xiě)為： ( ) ( ) cj n Tbax n x n e ?? （ 3— 9） 因?yàn)?xa(n)一般為復(fù)信號(hào)，有下式： ()axn= ( ) ( )I n jQ n? ， 通常上變頻后的信號(hào)只需要取其實(shí)數(shù)部分就足夠了，即 （ 3— 10） 由上式則可得到上變頻的原理框圖如下： 圖 數(shù)字上變頻原理框圖 影響數(shù)字上變頻性能的主要因素 模擬上變頻器中，模擬混頻器的非線性和模擬本地振蕩器的頻率穩(wěn)定度、邊帶、相位噪聲、溫度漂移、轉(zhuǎn)換速 率等都是人們最關(guān)心和難以徹底解決的問(wèn)題。 從數(shù)字上變頻原理可以看出，影響數(shù)字 上 變頻器性能的主要因素有五個(gè)： （ 1） 數(shù)控本振所產(chǎn)生的正交本振信號(hào)的頻譜 純度； （ 2） 數(shù)字混頻器的運(yùn)算精度； （ 3） 各種濾波器的運(yùn)算精度 (包括二進(jìn)制表示的濾波器系數(shù)的精度 )； （ 4） 濾波器的階數(shù)； （ 5） 數(shù)字變頻器的系統(tǒng)處理速度。在處理速度這個(gè)問(wèn)題上，可以通過(guò)利用規(guī)模換速度和采用優(yōu)化算法兩種手段提高系統(tǒng)處理速度；總的說(shuō)來(lái)，性能的提高是以資源的消耗為代價(jià)的。而作為載波的 DDS 輸出波形，其頻率相對(duì)較高。另一種是嚴(yán)格的插值濾波法。 多速率信號(hào)處理 多速率信號(hào)處理理論 在軟件無(wú)線電系統(tǒng)中，采樣定理的應(yīng)用大大降低了所需的射頻或中頻采樣速率，為 桂林電子科技大學(xué)畢業(yè)設(shè)計(jì)（論文）報(bào)告用紙 第 10 頁(yè) 共 38 頁(yè) 后面的信號(hào)實(shí)時(shí)處理奠定了基礎(chǔ)。 多速率信號(hào)處理是軟件無(wú)線電系統(tǒng)中的基礎(chǔ)理論，它通過(guò)內(nèi)插和抽取改變數(shù)字信號(hào)的速率，以適應(yīng)軟件無(wú)線電系統(tǒng)中不同模塊對(duì)信號(hào)速率的不同要求，是數(shù)字下變頻和數(shù)字上變頻的 重要技術(shù)。實(shí)現(xiàn)采樣率的轉(zhuǎn)換 (插值和抽取 )的關(guān)鍵問(wèn)題是如何保證實(shí)現(xiàn)插值或抽取后，信號(hào)所包含的信息不發(fā)生失真。所謂 整數(shù)內(nèi)插是先在已知采樣序列 x(n) 的相鄰兩個(gè)樣點(diǎn)之間等間隔插入 L 1 個(gè) 0 值點(diǎn)，如圖 所示，然后進(jìn)行低通濾波，即可求得 L 倍內(nèi)插的結(jié)果。即 ： ( / ) , 0 , , 2()0,x m L m L Lm? ? ? ??? ?? 其 他 （ 3— 11） 假設(shè) x(n)的離散傅氏變換為 ）（ jwX e ，則 ω（ m） 離散傅氏變換為 )( jwljw eXeW ?）（ （ 3— 12） 內(nèi)插后的信號(hào)頻譜為原始序列頻譜經(jīng) L 倍壓縮后得到的譜。 桂林電子科技大學(xué)畢業(yè)設(shè)計(jì)（論文）報(bào)告用紙 第 11 頁(yè) 共 38 頁(yè) 圖 信號(hào)內(nèi)插前后波形及其頻譜 一個(gè)完整的 I 倍內(nèi)插器的結(jié)構(gòu)框圖如下圖 所示。 在數(shù)字上下變頻器中，所實(shí)現(xiàn)的很重要的一部分功能就是抽取和內(nèi)插，這些功能都可以依靠多速率濾波器來(lái)完成。 CIC 濾波器 CIC 濾波器 (Cascade Integrator Comb Filter)，即級(jí)聯(lián)積分梳狀濾波器，是一種多采樣率的高效窄帶低通數(shù)字濾波器。積分器部分包含了 N 級(jí)采樣率在 fs 下的理想數(shù)字積分器，每級(jí)積分器是單極點(diǎn)具有單位反饋系數(shù)的 IIR 濾波器。 M可以是任意的整數(shù)，但是在實(shí)際應(yīng)用中，一般取值 1 或 2。 假設(shè) CIC 濾波器是由上述的兩個(gè)基本單元構(gòu)成的。 CIC 濾波器作為內(nèi)插器時(shí)，首先是級(jí)聯(lián) N個(gè)梳狀濾波器，其采樣率為 fs/R，經(jīng)過(guò) R倍內(nèi)插，然后級(jí)聯(lián) N 個(gè)積分器，這時(shí)采樣速率為 fs。為了保證 FIR 濾波器的線性相位 , 濾波器的系數(shù)具有偶對(duì)稱(chēng)性，即要求 h(n)=h(N1n)，其中 N 為濾波器的階數(shù)，這里設(shè) N為奇數(shù)。 將半帶濾波器用于 2倍抽取時(shí)，過(guò)渡帶中是存在混疊的，但通帶中沒(méi)有混疊。 DDS 的實(shí)現(xiàn)原理 三角函數(shù)數(shù)字發(fā)生器有多種實(shí)現(xiàn)方法，本設(shè)計(jì)主要運(yùn)用基于直接數(shù)字式頻率合成技術(shù) (DDS)的三角函數(shù)發(fā)生器。 圖 DDS 原理框圖 圖中， fclk 為相位累加器的時(shí)鐘信號(hào)，其周期為 T0；相位累加器 (從 0~(2^n1)計(jì)數(shù)）在 fclk 的作用下，產(chǎn)生數(shù)據(jù)存儲(chǔ)器所需的地址信號(hào)。累加寄存器將加法器在上一個(gè)時(shí)鐘脈沖作用后所 產(chǎn)生的新相位數(shù)據(jù)反饋到加法器的輸入端，以使加法器在下一個(gè)時(shí)鐘脈沖的作用下繼續(xù)與頻率控制字相加。 波形存儲(chǔ)器所儲(chǔ)存的幅度值與余弦信號(hào)有關(guān)。在實(shí)際的 DD 中，可利用正弦波的對(duì)稱(chēng)性，將 2? 范圍內(nèi)的幅、相點(diǎn)減小到 ? /2 內(nèi)以降低所需的存儲(chǔ)量，量化的比特?cái)?shù)決定了幅度量化誤差。 DDS 模塊的輸出頻率 fout 是系統(tǒng)工作頻率 fclk、相位累加器比特?cái)?shù) N 及頻率控制字 K 三者的一個(gè)函數(shù)，其數(shù)學(xué)關(guān)系由式 (3— 23)給出： （ 3— 23） 它的頻率分辨率，即頻率的變化間隔為： Nclkout Kf2f ? 桂林電子科技大學(xué)畢業(yè)設(shè)計(jì)（論文）報(bào)告用紙 第 17 頁(yè) 共 38 頁(yè) (3— 24) 另外還可以使用 CORDIC 算法 來(lái)實(shí)現(xiàn) DDS。此次數(shù)字上變頻設(shè)計(jì)中的主要模塊是用 Verilog 語(yǔ)言進(jìn)行 RTL 級(jí)設(shè)計(jì)，結(jié)合 QuartuslI 和 ModelSim 軟件完成綜合仿真。數(shù)字上變頻的實(shí)現(xiàn)過(guò)程的框圖如圖 所示，其中，半帶濾波器和 CIC 濾波器組成內(nèi)插濾波器。我設(shè)計(jì)的 DDS 是由相位累加器 counter 和正弦波查找表這兩個(gè)模塊組成的，其中此設(shè)計(jì)中設(shè)計(jì)了 sinrom 和 cosrom 兩個(gè)查找表。加法器完成加法，寄存器將加法器的結(jié)果加以保存作為下一次相加用。相位累加器以步長(zhǎng) fre_word 做累加，產(chǎn)生所需要的頻率控制數(shù)據(jù)；把得到的頻率控制數(shù)據(jù)作為地址對(duì)ROM 存儲(chǔ)器進(jìn)行尋址。 圖 DDS 原理圖 正弦查找表 數(shù)據(jù)存儲(chǔ)器 (ROM)實(shí)質(zhì)是一個(gè)相位 /幅度轉(zhuǎn)換電路， ROM 中存儲(chǔ)二進(jìn)制碼表示所需合成信號(hào)的相位 /幅度值，相位寄存器每尋址一次 ROM，就輸出一個(gè)相對(duì)應(yīng)的信號(hào)相位/幅度值。運(yùn)用 altara 的 IP 核， 定制加載到 LPM ROM 中即可得到所需的正弦查詢(xún)表 ROM。 圖 IP 核功能