【正文】 性能PLL以及多達(dá)249個用戶自定義IO。符合市場需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個代發(fā)組共同并行工作才能實(shí)現(xiàn)。在移位寄存器移出一位邏輯值后數(shù)據(jù)位計(jì)數(shù)器加1,當(dāng)數(shù)據(jù)位計(jì)數(shù)器記滿10 表示一帖數(shù)據(jù)發(fā)送完成,此時控制器停止各個輔助部件并且再次啟動發(fā)送信號檢測器, 開始監(jiān)視下一次發(fā)送請求. 3方案選擇 本次設(shè)計(jì)用的硬件描述語言是VHDL，主要原因是以前學(xué)過該語言和它具有如下優(yōu)勢:（1）與其他的硬件描述語言相比，VHDL具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語言。圖1 UART數(shù)據(jù)傳輸結(jié)構(gòu)圖 UART 幀的格式UART 幀的格式包括線路空閑狀態(tài)（idle，高電平有效）、起始位(start bit，低電平有效)、5～8 位數(shù)據(jù)位(data bits)、校驗(yàn)位(parity bit，可選)和1 位停止位(stop bit)。在輸出的串行數(shù)據(jù)流中加入奇偶校驗(yàn)位，并對從外部接收的數(shù)據(jù)流進(jìn)行奇偶校驗(yàn)。 　　UART是用于控制計(jì)算機(jī)與串行設(shè)備的芯片。 （1）設(shè)計(jì)出能完成串行數(shù)據(jù)發(fā)送和接收的的串口，可實(shí)現(xiàn)與PC機(jī)的通訊。如8250、825NS16450等芯片都是常見的UART器件，這類芯片已經(jīng)相當(dāng)復(fù)雜，有的含有許多輔助的模塊（如FIFO），有時我們不需要使用完整的UART的功能和這些輔助功能。 FPGA有多種配置模式：并行主模式為一片F(xiàn)PGA加一片EPROM的方式；主從模式可以支持一片PROM編程多片F(xiàn)PGA；串行模式可以采用串行PROM編程FPGA；外設(shè)模式可以將FPGA作為微處理器的外設(shè)，由微處理器對其編程。FPGA的編程無須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。FPGA是由存放在片內(nèi)RAM中的程序來設(shè)置其工作狀態(tài)的，因此，工作時需要對片內(nèi)的RAM進(jìn)行編程。2）FPGA可做其它全定制或半定制ASIC電路的中試樣片。 FPGA是英文 Field Programmable Gate Array的縮寫，即現(xiàn)場可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。由于許多大的器件供應(yīng)商不再生產(chǎn)此類軍品級產(chǎn)品，因此，就必須另尋途徑解決其在雷達(dá)中的應(yīng)用問題。系統(tǒng)設(shè)計(jì)師們更愿意自己設(shè)計(jì)專用集成電路(ASIC)芯片，而且希望ASIC的設(shè)計(jì)周期盡可能短，最好是在實(shí)驗(yàn)室里就能設(shè)計(jì)出合適的ASIC芯片，并且立即投入實(shí)際應(yīng)用之中，因而出現(xiàn)了現(xiàn)場可編程邏輯器件(FPLD)，其中應(yīng)用最廣泛的當(dāng)屬現(xiàn)場可編程門陣列(FPGA)和復(fù)雜可編程邏輯器件(CPLD)。1 引言 課題來源 結(jié)合科研 當(dāng)今社會是數(shù)字化的社會，是數(shù)字集成電路廣泛應(yīng)用的社會。目錄基于FPGA的串口設(shè)計(jì)目 錄前 言 11 引言 1 課題來源 1 課題研究的研究背景 1 國內(nèi)外的發(fā)展現(xiàn)狀、發(fā)展趨勢及存在的主要問題 2 課題研究的指導(dǎo)思想與技術(shù)路線 3 基于FPGA串口設(shè)計(jì)的技術(shù)要求 42 UART原理介紹 5 53 方案選擇 6 設(shè)計(jì)語言的選擇 6 電平轉(zhuǎn)換方式的選擇 7 FPGA核心芯片的選擇 74 系統(tǒng)硬件設(shè)計(jì) 9 器件芯片介紹 9 系統(tǒng)硬件框圖 14 主要組成電路分析 14 總電路圖設(shè)計(jì) 175 系統(tǒng)軟件設(shè)計(jì) 17 主程序流程圖 17 中斷子程序流程圖 19 DDS控制軟件設(shè)計(jì) 19 AD7886 軟件驅(qū)動設(shè)計(jì) 20 系統(tǒng)源程序 216 制作位移測量裝置的步驟 217 總結(jié) 22參考文獻(xiàn) 23致 謝 24附錄1 25附錄2 26附錄3 27前言前 言隨著FPGA/CPLD器件在控制領(lǐng)域的廣泛使用，開發(fā)嵌于FPGA/CPLD器件內(nèi)部的通用異步收發(fā)器，以實(shí)現(xiàn)FPGA/CPLD開發(fā)系統(tǒng)與PC機(jī)之間的數(shù)據(jù)通信是很有實(shí)際意義的。數(shù)字集成電路本身在不斷地進(jìn)行更新?lián)Q代。 通用異步收發(fā)器(Universal Asynchronous Receiver/Transmitter）, 簡稱為UART ) 由于具有數(shù)據(jù)通信時需要的連線少, 具有相關(guān)工業(yè)標(biāo)準(zhǔn)提供的標(biāo)準(zhǔn)的接口電平規(guī)范等優(yōu)點(diǎn), 在工業(yè)控制領(lǐng)域被廣泛采用. 近年來, 隨著FPGA/ CPLD 器件在控制領(lǐng)域的廣泛使用, 開發(fā)嵌于FPGA/ CPLD 器件內(nèi)部的通用異步收發(fā)器, 以實(shí)現(xiàn)FPGA/ CPLD 開發(fā)系統(tǒng)與PC 機(jī)之間的數(shù)據(jù)通信引起了FPGA / CPLD 領(lǐng)域研究人員的關(guān)注. 為此,本設(shè)計(jì)基于FPGA 器件設(shè)計(jì)了符合RS 232 標(biāo)準(zhǔn)的U ART , 便于實(shí)現(xiàn)FPGA/CPLD開發(fā)系統(tǒng)與PC 機(jī)之間的串口數(shù)據(jù)交換。利用可編程器件實(shí)現(xiàn)UART功能模塊，既可以滿足產(chǎn)品類別的需求又可以在使用中根據(jù)實(shí)際情況增減配置，是我們在設(shè)計(jì)中值得考慮的一種方法。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。3）FPGA內(nèi)部有豐富的觸發(fā)器和I／O引腳。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。當(dāng)需要修改FPGA功能時，只需換一片EPROM即可。FPGA的設(shè)計(jì)難點(diǎn)：1）不同時鐘域轉(zhuǎn)換2）高速電路設(shè)計(jì)，信號完整性3）降低功耗UART（即Universal Asynchronous Receiver Transmitter 通用異步收發(fā)器）是一種應(yīng)用廣泛的短距離串行傳輸接口?；蛘咴O(shè)計(jì)上用到了FPGA/CPLD器件，那么我們就可以將所需要的UART功能集成到FPGA內(nèi)部。（2）設(shè)計(jì)波特率為9600bit/s（3）收發(fā)數(shù)據(jù)幀格式定義為：1位起始位，8位數(shù)據(jù)位和1位停止位。有一點(diǎn)要注意的是，它提供了RS232C數(shù)據(jù)終端設(shè)備接口，這樣計(jì)算機(jī)就可以和調(diào)制解調(diào)器或其它使用RS232C接口的串行設(shè)備通信了。在輸出數(shù)據(jù)流中加入啟停標(biāo)記，并從接收數(shù)據(jù)流中刪除啟停標(biāo)記。 字符的同步由起始位和停止位來實(shí)現(xiàn)。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。（4）VHDL對設(shè)計(jì)的描述具有相對獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。同時，系統(tǒng)還可以根據(jù)用戶不同的設(shè)計(jì)需求來更換其它不同系列的核心板，如： EP1CEP2CEP3C25等。同時，系統(tǒng)還可以根據(jù)用戶不同的設(shè)計(jì)需求來更換其它不同系列的核心板，如： EP1CEP2CEP3C25等?？筛鼡QEP2C20F484C8等其它核心板。 1個標(biāo)準(zhǔn)串行接口。 2個PS2鍵盤/鼠標(biāo)接口。1 8位動態(tài)七段碼管LED顯示。 圖5 FPGA系統(tǒng)平臺功能框圖JTAG調(diào)試接口 在FPGA開發(fā)過程中，JTAG是一個比不可少的接口，因?yàn)殚_發(fā)人員需要下載配置數(shù)據(jù)到FPGA。晶振核心板上提供了高精度、高穩(wěn)定性50MHz的有源晶振，晶振所輸出的脈沖信號直接與FPGA的時鐘輸入引腳相連。 圖7 MAX232芯片引腳介紹 第一部分是電荷泵電路。由11114腳構(gòu)成兩個數(shù)據(jù)通道。 　　第三部分是供電。它的全名是“數(shù)據(jù)終端設(shè)備（DTE）和數(shù)據(jù)通訊設(shè)備（DCE）之間串行二進(jìn)制數(shù)據(jù)交換接口技術(shù)標(biāo)準(zhǔn)”。常用的只有10根，它們是：（1）聯(lián)絡(luò)控制信號線： 　　數(shù)據(jù)發(fā)送準(zhǔn)備好（Data set readyDSR)——有效時（ON）狀態(tài)，表明MODEM處于可以使用的狀態(tài)。 　　請求發(fā)送(Request to sendRTS)——用來表示DTE請求DCE發(fā)送數(shù)據(jù)，即當(dāng)終端要發(fā)送數(shù)據(jù)時，使該信號有效（ON狀態(tài)），向MODEM請求發(fā)送。 　　這對RTS/CTS請求應(yīng)答聯(lián)絡(luò)信號是用于半雙工MODEM系統(tǒng)中發(fā)送方式和接收方式之間的切換。此線也叫做數(shù)據(jù)載波檢出(Data Carrier dectectionDCD）線。 　?。?）地線 ： 　　　GND、——保護(hù)地和信號地，無方向。這種順序的規(guī)定對半雙工的通信線路特別有用，因?yàn)榘腚p工的通信才能確定DCE已由接收方向改為發(fā)送方向，這時線路才能開始發(fā)送。 　　DTR 數(shù)據(jù)終端準(zhǔn)備好，Data Terminal Ready。 　　RI 振鈴信號（Ringing），當(dāng)DCE收到對方的DCE設(shè)備送來的振鈴呼叫信號時，使該信號有效，通知DTE已被呼叫。 （4）傳輸距離有限，最大傳輸距離標(biāo)準(zhǔn)值為50英尺（實(shí)際≤15米）。下圖為FPGA的頂層原理圖。題目要求波特率為9600bit/s，由于FPGA的EP1C12核心板提供了高精度、高穩(wěn)定性的40MHz時鐘源。如果起始位的確是16個bclk周期長，那么接下來的數(shù)據(jù)將在每個位的中點(diǎn)處被采樣。 R_CENTER狀態(tài)：對于異步串行信號，為了使每一次都檢測到正確的位信號，而是在較后的數(shù)據(jù)位檢測時累計(jì)誤差較小，顯然在每位的中點(diǎn)檢測是最為理想的。圖13 UART接收器的接收狀態(tài)機(jī)注：狀態(tài)機(jī)一共有5個狀態(tài)：R_START（等待起始位）、R_CENTER（求中點(diǎn)）、R_WAIT（等待采樣）、R_SAMPLE（采樣）和R_STOP（停止位接收）。R_STOP狀態(tài)：，或是2位，狀態(tài)機(jī)在R_STOP不具體檢測RXD，只是輸出幀接收完畢信號（REC_DONE’1’），停止位后狀態(tài)機(jī)轉(zhuǎn)回到R_START狀態(tài)，等待下一個幀的起始位。 此狀態(tài)機(jī)一共有5個狀態(tài)：X_IDLE(空閑)、X_START(起始位)、X_WAIT（移位等待）、X_SHIFT(移位)和X_STOP(停止位)。在此對XMIT_CMD進(jìn)行了脈沖寬度的限定，用XMIT_CMD_P代替XMIT_CMD信號，XMIT_CMD_P是一個短脈沖信號。XCNT16是bclk的計(jì)數(shù)器。 X_STOP ：停止位發(fā)送狀態(tài)，當(dāng)數(shù)據(jù)幀發(fā)送