【正文】 別： 電子與電氣工程學(xué)院 專 業(yè)： 電子信息工程技術(shù) 班 級： 學(xué) 生 姓 名： 學(xué) 生 學(xué) 號： 設(shè)計（論文）題目： 基于 FPGA 技術(shù)的數(shù)字存儲示波器設(shè)計 指 導(dǎo) 教 師： 設(shè) 計 地 點： 起 迄 日 期： 常州信息職業(yè)技術(shù)學(xué)院電子與電氣工程學(xué)院 畢業(yè)設(shè)計論文 畢業(yè)設(shè)計（論文）任務(wù)書 專業(yè) 電子信息 班級 姓名 一、課題 名稱： 基于 FPGA技術(shù)的數(shù)字存儲示波器設(shè)計 二、主要技術(shù)指標(biāo)： （ 1） 帶寬： 100MHz （ 2） 垂直靈敏度： 10mv— 5v/div （ 3） 水平靈敏度 ： — 5s/div （ 4）輸入阻 抗 ： 1MΩ （ 5） 存儲深度： 4KB （ 6）顯示： LED （ 7）通道：單通道 等 三、 工作內(nèi)容和要求： 本設(shè)計的數(shù)據(jù)采集采用高速模／數(shù)轉(zhuǎn)換器 ADl674(A／ D)，直接用 FPGA準(zhǔn)確定時控制 ADC的采樣速率，實現(xiàn)整個頻段的全速采樣。然后把 AD轉(zhuǎn)換后的數(shù)據(jù)送到 FPGA中，并把數(shù)據(jù)保存到 FPGA中的 FIFO中， FPGA中的電路主要包括有 FIFO、觸 發(fā)系統(tǒng)、峰值檢測、時基電路等。本文采用基于 FPGA的方式進行數(shù)據(jù)采集、數(shù)據(jù)處理等功能的設(shè)計。 UT62256具有相互獨立的數(shù)據(jù)線、地址線、片選線和讀／寫控制線，它們可對 RAM內(nèi)部的存儲單元分時進行讀／寫操作。 三 、主要研究（設(shè)計）方法論述： 根據(jù)設(shè)計指標(biāo)要求，基于 FPGA的系統(tǒng)結(jié)構(gòu)主要南模數(shù)轉(zhuǎn)換、數(shù)模轉(zhuǎn)換、 FPGA數(shù)據(jù)處理、數(shù)據(jù)存儲四部分組成。 ～ 研究本次畢業(yè)設(shè)計的思路 ,并制定框架。 五、指導(dǎo)教師意見： 指導(dǎo)教師簽名： 2020 年 5 月 10 日 六、系部意見： 系主任簽名： 2020 年 5 月 11 日 常州信息職業(yè)技術(shù)學(xué)院電子與電氣工程學(xué)院 畢業(yè)設(shè)計論文 目錄 摘要 Abstract 第 1 章 前言 ………………………… …………… ……… … …………… … .1 數(shù)字存儲示波器的發(fā)展概況 … ………………………… … …… ………. 1 本文所做的研究工作 ……………………………………… ……………. 1 第 2 章 示波器的工作原理 ……………………………… …… ……… ..3 模擬示波器的基本工作原理 ……………………………… ……………. 3 數(shù)字存儲示波器的 工作原理 ……………………… … …… ……………. 4 第 3 章 DSP 處理器和 FPGA 的開發(fā)過程簡介 ………… …… … ..5 DSP 處理器的開發(fā)過程和應(yīng)用 …………………………… … ………….. 5 FPGA 的開發(fā)過程與應(yīng)用 ……………… ………………… … … ………. 6 第 4 章 整體設(shè)計方案 ………………………………… … ………… …… .8 系統(tǒng)整體設(shè)計流程圖 …………………………………… … ……………. 8 整個系統(tǒng)的性能指標(biāo) …………………………………… … ……………. 9 系統(tǒng)的實現(xiàn)方案 ………………………………………… … ……………. 9 元器件的選擇 …………………………………………… ……………... 11 第 5 章 整個系統(tǒng)硬件設(shè)計 …………………………… … …… …… 12 前端數(shù)據(jù)采集部分硬件電路設(shè)計 ……………………… … …… ……... 12 FPGA 外圍電路的設(shè)計和內(nèi)部邏輯電路設(shè)計 ………… … …… ………. 17 DSP 部分的硬件設(shè)計 …………………………………… … …… ……… 24 第 6 章 系統(tǒng)軟件設(shè)計 ………………………………… … … ………… … .29 系統(tǒng)初始化 ……………………………………………… ……… ……… 29 數(shù)據(jù)處理的相關(guān)算法 …………………………………… ……… ……… 33 波形顯示程序 …………………………………………… ……… ……… 35 第 7 章 結(jié)束語 …………………………………………… …… …………… .37 答謝辭 參考文獻 摘要 數(shù)字存儲示波器在儀器儀表領(lǐng)域中占有重要的地位，應(yīng)用范圍相當(dāng)廣泛，所以對示波器的研制有重要的理論和實際意義。信號進來首先經(jīng)過前端的調(diào)節(jié)電路把信號電壓調(diào)整到 AD的輸入電壓范圍之內(nèi)，這里調(diào)節(jié)電路主要是由信號衰減電路和信號放大電路所組成?？梢愿鶕?jù)自己的需要進行相關(guān)的改進，例如對外圍電路做進一步地擴展。九十年代之后，示波器技術(shù)得到了飛速發(fā)展。更新速度也更快。雖然，從市場需要來看， 20MHz 帶寬的數(shù)字存儲示波器產(chǎn)品在市場中占有很大的比例。盡管我國國產(chǎn)示波器 處于起步階段。并被廣泛應(yīng)用于各種嵌入式領(lǐng)域。也是兩款技術(shù)非常成熟的芯片。 本文的目的是采用 FPGA+DSP+單片機來設(shè)計一個 100M(重復(fù)帶寬 )的數(shù)字示波器。在軟件方面，由于示波器的軟件量是非常龐大的。 本課題是一個龐大的系統(tǒng)，其實踐性很強，涉及知識非常多，受限于時 間 和個人的知識水平，尚存在以下不足之處需要以后加強。 常州信息職業(yè)技術(shù)學(xué)院電子與電氣工程學(xué)院 畢業(yè)設(shè)計論文 3 第 2 章 示波器的工作原理 示波器的工作原理 了解示波器的工作原理是設(shè)計好示波器的第一步。示波器屏幕通常是陰極射線管（ CRT）。設(shè)置垂直標(biāo)度（對伏特 / 格進行控制）后，衰減器能夠減小信號的電壓，而放大器可以增加信號電壓。水平掃描是水平系統(tǒng)亮點在屏幕中移動的行為。 圖 21 模擬示波器體系結(jié)構(gòu)圖 數(shù)字 (存儲 )示波器的工作原理 數(shù)字存儲示波器不是將波形存儲在示波管內(nèi)的存儲柵網(wǎng)上 , 而是存在存儲 常州信息職業(yè)技術(shù)學(xué)院電子與電氣工程學(xué)院 畢業(yè)設(shè)計論文 4 器中 , 因而存儲時間可以無限長。 最后 , 該示波器根據(jù)得到的信號參數(shù)繪制信號波形 , 并對被測信號進行實時、 瞬態(tài)分析 , 以方便用戶了解信號質(zhì)量 , 快速準(zhǔn)確地進行故障診斷。等效采樣又可以分為隨機采樣和順序采樣 , 等效采樣方式大多用于測量周期信號。 FPGA 是在 PAL、 GAL、 CPLD 等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。 本章主要是針對 DSP、 FPGA 的發(fā)展情況和開發(fā)流出作簡要的介紹。 目前各 DSP 芯片生產(chǎn)廠家已經(jīng)把以上列出的各開發(fā)工具集成在一起 ,構(gòu)成集成開發(fā)環(huán)境。 DSP 處理器發(fā)展歷程以及發(fā)展現(xiàn)狀 DSP 發(fā)展歷程大致分為三個階段： 70 年代理論先行，大概在 70 年具備了完整的 DSP 的理論和算 法基礎(chǔ)。 90 年代相繼出現(xiàn)了第四代和第五代 DSP 器件。操作系統(tǒng)的使用可以在一定程度上縮短開發(fā)周期，但是操作系統(tǒng)對于實時性很高的場合來說就不一定合適。同時可以縮短開發(fā)周期。調(diào)試正確之后就可以把代碼寫入到 Flash里面了。 FPGA使用靈活，適用性強，特別適用于復(fù)雜邏輯的設(shè)計，有利用電子系統(tǒng)小型化，而且其開發(fā)周期短、開發(fā)投入少、芯片價格不斷降低，促使 FPGA越來越多地取代了 ASIC的市場。在功能上面來了解電路是否能夠達到預(yù)期要求。此時應(yīng)該使用 FPGA廠商提供的實現(xiàn)與布局布線工具，根據(jù)所選芯片的型號，進行芯片內(nèi)部功能單元的實際連接與映射。 ⑥ 生成 SOF等文件，此文件可以通過調(diào)試器把它下載到系統(tǒng)中間去。本章主要介紹示波器系統(tǒng)整體的設(shè)計流程，系統(tǒng)整體性能參數(shù)以及最終方案的確定。方案確定之后，就要設(shè)計這個系統(tǒng)的具體性能指標(biāo)。這樣在完成系統(tǒng)的軟件和硬件之后。 圖 41給出了系統(tǒng)的整體設(shè)計流程。采用的芯片也是盡量采用比較容易在市場上買到的和相對便宜的。但整個系統(tǒng)集成起來的調(diào)試工作還沒有進行。本設(shè)計就采用這個架構(gòu)。同時單片機也可以讀取鍵盤中的數(shù)據(jù)，通過串口發(fā)送給 DSP芯片，進而去控制相關(guān)的電路。 FPGA要控制前端數(shù)據(jù)通道，對采集到的數(shù)據(jù)緩存，而且還要使數(shù)據(jù)緩存單元和 DSP處理器進行通信，這在整個系統(tǒng)中具有重要的地位。而后端的單片機主要負責(zé)系統(tǒng)的人機接口和數(shù)據(jù)顯示。這樣示 波器就能根據(jù)用戶鍵盤中設(shè)置的相關(guān)參數(shù)選用想要的讀寫時鐘。隨著寫時鐘的到來， FFIO存滿之后， DSP處理器就從 FIFO中讀取數(shù)據(jù)來進行處理，處理之后就由 DSP送到單片機中進行顯示。在調(diào)試的時候同時我們也設(shè)計了兩 常州信息職業(yè)技術(shù)學(xué)院電子與電氣工程學(xué)院 畢業(yè)設(shè)計論文 11 個 JATG接口，分別用來對 FPGA和 DSP進行調(diào)試。本系統(tǒng)所選擇的元件如表 43所示。 然后按照被測信號的走向依次對圖中的每個部分中的每一個硬 件模塊進行介紹，主要介紹各模塊的功能、工作原理、實現(xiàn)方法，以及具體實現(xiàn)的電路圖。通常情況下，如果輸入進來的被測信號的電壓范圍超過 AD轉(zhuǎn)換的電壓范圍時，就要對信號衰減，這種衰減電路我們必須考慮輸入信號的頻率高低。比如在我們的 示波器探頭中就可能存在一個可調(diào)電容，通過調(diào)節(jié)它使得我們的電橋達到一種最佳狀態(tài)。 圖 52 信號衰減電路 本系統(tǒng)所設(shè)計的電壓衰減網(wǎng)絡(luò)主要是由電阻和電容所組成?？紤]到信號輸入的頻帶寬度。另外在衰減電路和放大電路中間 還有一個模擬開關(guān) ，用來進行交直流選擇。同時還要保證放大后的信號值在 (512mV+512mV)范圍之內(nèi)。 常州信息職業(yè)技術(shù)學(xué)院電子與電氣工程學(xué)院 畢業(yè)設(shè)計論文 15 圖 55 MAX4105放大電路 信號整形電路設(shè)計 信號的整形主要是為了示波器在自動測頻的時候，把被測信號變成標(biāo)準(zhǔn)的矩形波。圖 。如果 MAXCOM2信號大于零，則 OUT端輸出高電平；如果 MAXCOM2信號小于零，則 OUT端輸出低電平。采用鉗位保護電路的方法比較簡單，高效。很容 易出現(xiàn)數(shù)據(jù)的不穩(wěn)定。本設(shè)計 FIFO是做在 FPGA中，可以滿足性能要求。就開始進行預(yù)采樣。這樣數(shù)據(jù)讀入到 FIFO的同時也從 FIFO中讀出來。使讀時鐘無效。這樣完成一輪采樣， ADC停止工作并將這一消息反饋給 DSP。 FPGA 外圍電源、晶振電路的設(shè)計 圖 58是 FPGA外圍電路的電源和晶振電路圖，這里用的 FPGA是 EPlCl448。 AS由 FPGA器件引導(dǎo)配置操作過程，它控制著外部存儲器的初始化過程，本系統(tǒng)所使用到的 Cyclone系列配置芯片有 EPCSl， EPCS它是專門提供給 該 系列芯片進行 AS配置用的。這樣數(shù)據(jù)就會丟失。 這種方式在調(diào)試階段用的很多。 AS配置方式進行配置時，如下圖所示：串行配置器件上的 4個控制引腳 NCS、 DCLK、 ASDI和 DArAO分別與 EPlC3T1448C的控制信號 NCS、 DCLK、 NASDO和 DATA直接連接。 FPGA內(nèi)部邏輯圖主要包括有： FIFO電路、峰值檢測電路、觸發(fā)電路、譯碼電路、數(shù)據(jù)傳輸電路、時基電路等。主要因為如果你采用帶地址線的 RAM的時候，你存入到存儲器中的數(shù)據(jù)的多少是要知道的，這樣你就需要一個地址計數(shù)器，這樣首先就會增加電路的復(fù)雜性，同時也會占用過多的 FPGA邏輯資源。把 FIFO芯片做在 FPGA中間。因為本系統(tǒng)做的是單通道，所以 A/D進來的數(shù)據(jù)直接進