【正文】 輸入時(shí)鐘 FIN : IN STD_LOGIC。 CONSTANT FWORD4_ADDR : STD_LOGIC_VECTOR(2 downto 0) := 011。 狀態(tài)機(jī)信號(hào) SIGNAL wr_state : WR_STATE_TYPE。139。 THEN next_state = STROBE。 讀 /寫狀態(tài) (10) WHEN DATA_LAUNCH = 回到空閑狀態(tài) next_state = IDLE。139。 END IF。 data_en=39。 data_en=39。 f2_en = 39。 f4_en = 39。 data_en=39。 f2_en = 39。039。 bcd7 = 0000。 bcd6 = databus(3 DOWNTO 0)。 元件例化 CLK_DIV: fre_div PORT MAP( 輸入時(shí)鐘 FIN = clk, 分頻系數(shù) BCD1 = bcd1, BCD2 = bcd2, BCD3 = bcd3, BCD4 = bcd4, BCD5 = bcd5, BCD6 = bcd6, BCD7 = bcd7, BCD8 = bcd8, 分頻時(shí)鐘 FOUT = fout )。 ST端為選通端，在 ST為 0 時(shí)允許脈沖輸出。 USE 。 THEN IF rdaddress_reg = 100000000 THEN rdaddress_reg = m_reg。 rdaddress = rdaddress_reg(7 DOWNTO 0)。 m_reg = 39。 SIGNAL rdaddress_reg : STD_LOGIC_VECTOR(8 DOWNTO 0)。 圖 37 8 個(gè) BCD 比例乘法器級(jí)聯(lián)仿真波形之一 圖 38 8 個(gè) BCD 比例乘法器級(jí)聯(lián)仿真波形之二 相位累加器模塊 在本設(shè)計(jì)中， 相位累加器位數(shù)為 8 為，輸出相位碼序列，作為 RAM 的尋址地址，由于程序比較簡(jiǎn)單，不再過多描述。 CD4527 主要由兩部分組成，即 BCD 計(jì)數(shù)器和比例輸出控制電路組成。 END IF。 END IF。 bcd3 = 0000。039。 data_en=39。 f4_en = 39。 f2_en = 39。 data_en=39。 f4_en = 39。 f4_en = 39。139。039。 THEN next_state = STROBE。 THEN 片選 ,低有 ? IF as = 39。 DDSDATA 寄存器使能 SIGNAL data_en : STD_LOGIC。 SIGNAL bcd1 : STD_LOGIC_VECTOR(3 downto 0)。039。 地址輸出，送至雙端口 RAM addrout : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 第六個(gè)進(jìn)程根據(jù)使能，寫對(duì)應(yīng)寄存器。復(fù)位時(shí)，地址為 0，每向 DATA 寄存器寫一次數(shù)據(jù)，地址自動(dòng)加 1，直到地址寫滿，自動(dòng)清零，準(zhǔn)備下一次 寫入過程。 圖 22 是頂層實(shí)體仿真波形，由圖中可以看到，首先，向地址為 000 的寄存器寫數(shù)據(jù) 00010000，表示將晶振頻率 10 分頻，然后向地址為 100 的寄存器寫數(shù)據(jù) 10000000，表示相位累加器使能，隨后，輸出波形。 讀 RAM 地址 rdaddress:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 END COMPONENT。 數(shù)據(jù)輸出，送至 D/A 轉(zhuǎn)換器 q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。此外， 8 級(jí)比例乘法器組成的分頻模塊以端口映射的方式例化在控制器接口模塊中，對(duì)外輸出參考時(shí)鐘頻率 fclk。 理論上， DDS 輸出的頻率范圍在 0~ /2inf ，實(shí)際上 ，考慮到低通濾波器的設(shè)計(jì)，為 40%inf ， 而 FPGA 的時(shí)鐘頻率可達(dá)到 100MHz，因此，利用 FPGA，可以實(shí)現(xiàn)輸出頻率范圍很寬的信號(hào)。 圖 13 相位累加器 圖 14 相位幅度變換原理圖 低通濾波器的作用不容忽視。主要技術(shù)問題是雜波干擾，由于直接模擬合成引入了大量的混頻器、倍頻器、分頻器，這些非線性的部件使得雜波抑制相當(dāng)困難、在實(shí)際應(yīng)用中，這種技術(shù)的電路結(jié)構(gòu)比較復(fù)雜，體積、重量、成本等方面缺點(diǎn)大大限制其應(yīng)用、 間接式頻率合成（ PLL） 間接式頻率合成技術(shù)重要有鑒頻器、環(huán)路濾波器、壓控振蕩器、分頻器等 4個(gè)基本部件構(gòu)成，如下圖 11所示。仿真結(jié)果表明，該設(shè)計(jì)簡(jiǎn)單合理，使用靈活方便，通用性好，可寫入各種 FPGA芯片，最高可 將頻率提高 100 萬(wàn)倍。 河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說明書 2 圖 11 鎖相環(huán)電路基本結(jié)構(gòu) 為了解決高分辨率于高鑒相頻率之間的矛盾，可以采用多環(huán)技術(shù)或者小數(shù)分頻技術(shù)。 DDS 的頻率分辨率在 inf 固定時(shí)，取決于相位累加器的位數(shù) n，只要 n 足夠大，理論上就可以獲得相應(yīng)的分辨率精度，這是傳統(tǒng)方法難以實(shí)現(xiàn)的。從實(shí)現(xiàn)方式上看，有如下特色： (1) 引入 8 級(jí)級(jí)聯(lián) 的 BCD 比例乘法器，將頻率分辨率提高 100 萬(wàn)倍！ (2) 利用 FPGA 內(nèi)部 嵌入式存儲(chǔ)單元，在 FPGA 內(nèi)部集成了 2Kbit 容量雙端口RAM，降低了硬件難度，提高了系統(tǒng)可靠性。 頂層實(shí)體的 VHDL 程序如下 ： LIBRARY IEEE。 數(shù)據(jù)總線 databus : IN STD_lOGIC_VECTOR(7 DOWNTO 0)。 data : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 SIGNAL wrclock : STD_LOGIC。其輸入引腳前面已經(jīng)介紹過，這里不再重復(fù)。當(dāng)系統(tǒng)上電或復(fù)位后，微控制器接口處于此狀態(tài)。 ENTITY interface IS port( 與微控制器接口信號(hào) 全局復(fù)位 reset : IN STD_LOGIC。 分頻系數(shù) BCD1 : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 CONSTANT DDSCR_ADDR : STD_LOGIC_VECTOR(2 downto 0) := 100。 SIGNAL DDSCR_reg : STD_LOGIC_VECTOR(7 downto 0)。 ELSIF rising_edge(clk) THEN as_delay = as。 END IF。 河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說明書 24 END CASE。 ramdata = databus。 END PROCESS。039。039。039。139。039。039。 f4_en = 39。 bcd8 = 0000。 END IF。 作為相位累加器的時(shí)鐘 fclk = fout。 CS 是擴(kuò)展級(jí)聯(lián)端，不用時(shí)為 0，擴(kuò)展時(shí)將前一級(jí)比例乘法器輸出 OUT 送入下一級(jí)的擴(kuò)展級(jí)聯(lián)端 CS，當(dāng)上一級(jí)比例乘法器 A 的輸出端送出一個(gè)脈沖給下一級(jí)比例乘法器 B 的擴(kuò)展級(jí)聯(lián)端時(shí)，這個(gè)脈沖將傳至比例乘法器 B 的輸出端， 也就是說比例乘法器 B河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說明書 33 的輸出端 OUT 輸出的脈沖，除了它本身的輸出脈沖外，還包含了一級(jí)比例乘法器輸出的脈沖序列，更進(jìn)一步說，如果比例乘法器 B 還有下一級(jí)，即比例乘法器 C 的話， C 通過擴(kuò)展級(jí)聯(lián)端與 B 級(jí)聯(lián)，那么比例乘法器 C 的輸出脈沖個(gè)數(shù)是A、 B、 C 輸出脈沖個(gè)數(shù)之和。 ENTITY phasesum IS PORT( 全局復(fù)位 reset : IN STD_LOGIC。 ELSE rdaddress_reg = rdaddress_reg + m_reg。 END rtl。039。 信號(hào)聲明 SIGNAL m_reg : STD_LOGIC_VECTOR(8 DOWNTO 0)。 河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說明書 36 圖 36 8 個(gè) BCD 比例乘法器級(jí)聯(lián) 河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說明書 37 圖 37 和圖 38 是仿真波形，前者設(shè)置分頻比為 10： 1，后者為 10 萬(wàn)： 1。 河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說明書 32 表 36 BCD 碼與十進(jìn)制數(shù)對(duì)應(yīng)關(guān)系 BCD 碼 十進(jìn)制數(shù) 0000 0 0001 1 0010 2 0011 3 0100 4 0101 5 0110 6 0111 7 1000 8 1001 9 圖 34 為 J690 和 CD4527 比例乘法器的邏輯圖。 END IF。 bcd4 = databus(3 DOWNTO 0)。 bcd2 = 0000。 ELSE f1_en = 39。039。039。039。039。039。039。 ELSE ramaddress = ramaddress + 39。 wrclock_reg = 39。139。039。 DDSCR 寄存器使能 SIGNAL cr_en : STD_LOGIC。 SIGNAL bcd2 : STD_LOGIC_VECTOR(3 downto 0)。 常數(shù)聲明 CONSTANT RESET_ACTIVE : STD_LOGIC := 39。 數(shù)據(jù)輸出，送至雙端口 RAM dataout : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 第五個(gè)進(jìn)程根據(jù)地址譯碼，使能對(duì)應(yīng)寄存器。 表 33 控制寄存器 BIT7 BIT6 BIT5 BIT4 BIT3 BIT2 BIT1 BIT0 DDSEN 0 0 0 0 M2 M1 M0 河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說明書 17 表 34 m2m1m0 與相位累加步長(zhǎng) m對(duì)照表 m2m1m0 m 000 1 001 2 010 4 011 8 100 16 101 32 110 64 111 128 數(shù)據(jù)輸入寄存器（ DATA） 如表 35所示，微控制器通過數(shù)據(jù)輸入寄存器緩沖，將數(shù)據(jù)寫入雙端口 RAM中。 END rtl。 讀 RAM 使能 rden : OUT STD_LOGIC。 雙端口 RAM 寫時(shí)鐘 wrclock : OUT STD_LOGIC )。 數(shù)據(jù)選通 ds : IN STD_LOGIC。微控制器接口模塊內(nèi)部實(shí)現(xiàn)了 6 個(gè)寄存器，其中， 4 個(gè)位分頻寄存器， 1 個(gè)位控制寄存器， 1 個(gè)位數(shù)據(jù)輸入寄存器。 (4)輸出頻率范圍寬。離散量化幅度序列S(n)經(jīng) D/A 轉(zhuǎn)換后 變成了階梯波 S(t),值得注意的是，頻率合成系統(tǒng)對(duì) D/A 轉(zhuǎn)換器的分辨率有一定要求， D/A 轉(zhuǎn)換器的分辨率越高，合成的階梯波 S(t)臺(tái)階數(shù)越多，輸出的波形的精度也就越高，減少了量化失真。 直接模擬（ DAS） 直接模擬合成技術(shù)是通過對(duì)標(biāo)準(zhǔn)參考頻率進(jìn)行加、減、乘、除 運(yùn)算而合成一系列相干頻率，其換頻率速度主要由電路部 件響應(yīng)速度決定，相位噪聲指標(biāo)也還不錯(cuò)。 具有良好的性價(jià)比。如果要求分辨率很高，那么采用多環(huán) PLL 就 顯得電路結(jié)構(gòu)復(fù)雜 、成本高、調(diào)試?yán)щy；而采用小數(shù)分頻技術(shù)，可以輕易解決高分辨率問題，但是小數(shù)分頻的主要問題是“尾數(shù)難抑” ， 國(guó)內(nèi)外對(duì)這方面的研究不少，但是還沒有徹底解 決。 (2) 頻率變換速度快。 從前面的介紹中可以知道，增加相位累加器的位數(shù) n，可以提高頻率分辨率，最低輸出頻率可達(dá) Hz、 mHz 甚至是 μ