【導讀】DDFS，簡稱DDS）是近年來的新的頻率合成技術。本文介紹了直接數(shù)字頻率合成。器的基本組成及設計原理，給出了基于FPGA的具體設計方案及編程實現(xiàn)方法。芯片，最高可將頻率提高100萬倍。具有良好的性價比。過高速D/A變換器產(chǎn)生所需的數(shù)字波形，這個數(shù)字濾波經(jīng)過一個模擬濾波器后，得到最終的模擬信號波形。DDS是產(chǎn)生高精度、快速頻率變換、輸出波形失真小。的優(yōu)先選用技術。出和動態(tài)波形輸出，這是其他方法所無法比擬的。本章提出了一種基于FPGA的。百萬個同一高穩(wěn)定度和準確度的頻率。頻率合成技術廣泛地應用于通信、導航、量輕、功耗低等。隨著大規(guī)模集成電路的發(fā)展，頻率合成技術日趨完善，目前，主要有以下幾種方式。主要技術問題是雜波干擾，由于直接模擬合成引入了大量的混頻器、倍頻。個基本部件構成，如下圖1-1所示。鎖相環(huán)是一個相位誤差反饋控制系統(tǒng)，它比。壓來調(diào)整壓控制振蕩器的輸出頻率，以達到與輸入信號倍頻的關系。

　　

【正文】 f2_en = 39。139。 THEN bcd3 = databus(7 DOWNTO 4)。 bcd4 = databus(3 DOWNTO 0)。 END IF。 FWORD3 寄存器使能 IF f3_en = 39。139。 THEN bcd5 = databus(7 DOWNTO 4)。 bcd6 = databus(3 DOWNTO 0)。 END IF。 FWORD4 寄存器使能 IF f4_en = 39。139。 THEN bcd7 = databus(7 DOWNTO 4)。 bcd8 = databus(3 DOWNTO 0)。 END IF。 DDSCR 寄存器使能 IF cr_en = 39。139。 THEN DDSCR_reg = databus。 END IF。 END IF。 END IF。 END PROCESS。 ddsen = DDSCR_reg(7)。 m 是相位累加器的計數(shù)步長 000 1 001 2 010 4 011 8 100 16 101 32 110 64 111 128 河南理工大學畢業(yè)設計（論文）說明書 30 WITH DDSCR_reg(2 DOWNTO 0) SELECT m = 00000001 WHEN 000, 00000010 WHEN 001, 00000100 WHEN 010, 00001000 WHEN 011, 00010000 WHEN 100, 00100000 WHEN 101, 01000000 WHEN 110, 10000000 WHEN 111, 00000001 WHEN OTHERS。 元件例化 CLK_DIV: fre_div PORT MAP( 輸入時鐘 FIN = clk, 分頻系數(shù) BCD1 = bcd1, BCD2 = bcd2, BCD3 = bcd3, BCD4 = bcd4, BCD5 = bcd5, BCD6 = bcd6, BCD7 = bcd7, BCD8 = bcd8, 分頻時鐘 FOUT = fout )。 作為相位累加器的時鐘 fclk = fout。 河南理工大學畢業(yè)設計（論文）說明書 31 END rtl。 程序 的仿真波形如圖 33 所示，首先，系統(tǒng)復位，想 FWORD1(地址為 000)寫數(shù)據(jù) 1。作用是設置分頻器系數(shù)位 100： 1，可以看到下面的 fclk 信號輸出與系統(tǒng)時鐘 clk 之間 的關系；然后，向 DDSCR(地址為 100)寫數(shù)據(jù) 3，查表 34 可知，設置相位累加系數(shù) m=8；最后，向數(shù)據(jù)輸入寄存器 DATA(地址 101)連續(xù)寫數(shù)據(jù)，1,2? ，可以看到寫使能信號 wren，寫時鐘信號 wrclock 以及數(shù)據(jù)輸出、地址輸出信號的波形。 圖 33 微控制器接口模塊的仿真波形 比例乘法器模塊 比例 乘法器分為兩種，一種是 BCD 比例乘法器 (CD4527， J690)，另一種是二進制比例乘法器 (CD4089)。 BCD 比例乘法器是由 BCD 輸入數(shù)控制輸出脈沖序列個數(shù)，所謂 BCD 碼指 4 位二進制表示 1位十進制數(shù)，對應關系如表 36。輸出脈沖序列的多少取決于一個可變的數(shù) X(BCD 碼或二進制碼 )與運算系數(shù) nK 和輸入時鐘 inf 的運算關系，表示為 ： , ( 0 1)in nnfx xN KK?? ? ? 因而輸出脈沖 數(shù)總是比 inf 小或是等于 inf ，式中的 nK 是運算系數(shù)， K 值在BCD 比例乘法器中為 10，在二進制比例乘法器中為 16， n為運算級數(shù)。在并行連接方式時，對于第一級比例乘法器 n為 1。依次，后面幾級分別為 2， 3， 4?。 這種電路具有用積木式產(chǎn)生很寬范圍的數(shù)字頻率功能，在頻率系統(tǒng)中廣泛應用，當與可逆計數(shù)器及一些控 制邏輯連用時，可以實現(xiàn)乘法、加法、減法、開方、平方以及解代數(shù)方程和微分方程、積分等功能。 河南理工大學畢業(yè)設計（論文）說明書 32 表 36 BCD 碼與十進制數(shù)對應關系 BCD 碼 十進制數(shù) 0000 0 0001 1 0010 2 0011 3 0100 4 0101 5 0110 6 0111 7 1000 8 1001 9 圖 34 為 J690 和 CD4527 比例乘法器的邏輯圖。 CD4527 主要由兩部分組成，即 BCD 計數(shù)器和比例輸出控制電路組成。 BCD計數(shù)器采用 5— 4— 2— 1 碼編碼，計數(shù)器中的技術單元采用 T 型觸 發(fā)器。對計數(shù)器的邏輯結構用卡諾圖進行分析，并考慮時禁止輸入端 INHin，可以得到每個 T型觸發(fā)器的控制邏輯表達式： A C IN C INT Q IN H Q IN H? ? ? ? B A IN A INT Q IN H Q IN H? ? ? ? ? ?C A B C IN A B C INT Q Q Q IN H Q Q Q IN H? ? ? ? ? D C IN C INT Q IN H Q IN H? ? ? 圖中 INHin 是時鐘脈沖禁止輸入端，當 INHin 為 1 時，禁止時鐘激勵計數(shù)器計數(shù)；為 0 時允許時鐘激勵計數(shù)器計數(shù)。 SET9 是置“ 9”端，在 SET9 為 1 時，計數(shù)器置 9(1001)。 ST端為選通端，在 ST為 0 時允許脈沖輸出。 CS 是擴展級聯(lián)端，不用時為 0，擴展時將前一級比例乘法器輸出 OUT 送入下一級的擴展級聯(lián)端 CS，當上一級比例乘法器 A 的輸出端送出一個脈沖給下一級比例乘法器 B 的擴展級聯(lián)端時，這個脈沖將傳至比例乘法器 B 的輸出端， 也就是說比例乘法器 B河南理工大學畢業(yè)設計（論文）說明書 33 的輸出端 OUT 輸出的脈沖，除了它本身的輸出脈沖外，還包含了一級比例乘法器輸出的脈沖序列，更進一步說，如果比例乘法器 B 還有下一級，即比例乘法器 C 的話， C 通過擴展級聯(lián)端與 B 級聯(lián)，那么比例乘法器 C 的輸出脈沖個數(shù)是A、 B、 C 輸出脈沖個數(shù)之和?！?9”為計數(shù)器的譯碼輸出，有效時輸出 1； INHout端是禁止輸出端，也是計數(shù)器的“ 9”譯碼輸出，有效時為輸出 0。它同時還受到禁止輸入端 INHin 的控制，實際上，“ 9”端與 INHin 端的點位始終是相反的，可以把 INHout 看作是“ 9”的反向輸出； OUT 受擴展級聯(lián)輸入 CS 的控制，而NOUT 端不受 CS 控制，即 NOUT 的輸出不包含擴展級聯(lián)端的脈沖，兩者有這種區(qū)別。應該注意到， CC4527(J690)電路中的計數(shù)器是在輸入時鐘脈沖 Fin 的上升沿計， 而電路的輸出端 OUT 在輸入時鐘的下降沿同步輸出。 河南理工大學畢業(yè)設計（論文）說明書 34 圖 34 BCD 比例乘法器 CD4527 河南理工大學畢業(yè)設計（論文）說明書 35 下面舉 2 個 BCD 比例乘法器 CD4527 級聯(lián)時的例子，如圖 35 所示。 圖 35 2 個 BCD 比例乘法器 CD4527 級聯(lián) 設 ? ? 21 9 , ( ) 8BC D BC D??。 則 1 9()10 inOUT F?? 2 98( ) ( )1 0 1 0 0 inO U T F? ? ? 第一級比例乘法器 輸出端 OUT 取得1 9()10 inOUT F??的輸出脈沖數(shù)，并將此輸出送入第二級比例乘法器的擴展級聯(lián)端，因此在第二級比例乘法器的輸出端輸出的脈沖 數(shù)包含了從擴展級聯(lián)端輸入的 910inF?個 脈沖，和該位自身的比例輸出8100 inF? 個脈沖兩部分。后一部分的輸出 8100 inF? 是由于第二級比例乘法器的禁止輸入端 INHin 受上一級比例乘法器的禁止輸出端 INHout 控制，因此每當輸入K(K=10)個時鐘脈沖時，對于第二級比例乘法器，只允許進入一個時鐘脈沖，所以在輸入 2K 個時鐘脈沖下，比例乘法器輸 出 8100inF?個脈沖。這樣，比例乘法器的輸出端總共得到脈沖數(shù)位 為 98()10 100inF??。 圖 36 是 8 個 BCD 比例乘法器級聯(lián)的示意圖。 河南理工大學畢業(yè)設計（論文）說明書 36 圖 36 8 個 BCD 比例乘法器級聯(lián) 河南理工大學畢業(yè)設計（論文）說明書 37 圖 37 和圖 38 是仿真波形，前者設置分頻比為 10： 1，后者為 10 萬： 1。 圖 37 8 個 BCD 比例乘法器級聯(lián)仿真波形之一 圖 38 8 個 BCD 比例乘法器級聯(lián)仿真波形之二 相位累加器模塊 在本設計中， 相位累加器位數(shù)為 8 為，輸出相位碼序列，作為 RAM 的尋址地址，由于程序比較簡單，不再過多描述。 描述相位累加器模塊的 VHDL 程序 LIBRARY IEEE。 USE 。 USE 。 USE 。 ENTITY phasesum IS PORT( 全局復位 reset : IN STD_LOGIC。 分頻時鐘 fclk : IN STD_LOGIC。 掃頻使能 ddsen : IN STD_LOGIC。 相位累加步長 m : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 河南理工大學畢業(yè)設計（論文）說明書 38 讀 RAM 時鐘 rdclock : OUT STD_LOGIC。 讀 RAM 使能 rden : OUT STD_LOGIC。 讀 RAM 地址 rdaddress:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 END phasesum。 ARCHITECTURE rtl of phasesum IS 常數(shù)聲明 CONSTANT RESET_ACTIVE : STD_LOGIC := 39。039。 信號聲明 SIGNAL m_reg : STD_LOGIC_VECTOR(8 DOWNTO 0)。 SIGNAL rdaddress_reg : STD_LOGIC_VECTOR(8 DOWNTO 0)。 BEGIN PROCESS(reset,fclk,ddsen,m) BEGIN IF reset = RESET_ACTIVE THEN rdaddress_reg = 000000000。 時鐘下降沿改變地址 ELSIF falling_edge(fclk) THEN IF ddsen = 39。139。 THEN IF rdaddress_reg = 100000000 THEN rdaddress_reg = m_reg。 ELSE rdaddress_reg = rdaddress_reg + m_reg。 END IF。 ELSE rdaddress_reg = 000000000。 END IF。 END IF。 河南理工大學畢業(yè)設計（論文）說明書 39 END PROCESS。 rden = ddsen。 rdclock = fclk WHEN ddsen = 39。139。 ELSE 39。039。 m_reg = 39。039。 amp。 m。 rdaddress = rdaddress_reg(7 DOWNTO 0)。 END rtl。 雙端口 RAM 模塊 LPM 是參數(shù)可設置模塊庫 (Librar of Parameterized Modules)縮寫， Altear提供的可參數(shù)化宏模塊和 LPM 函數(shù)均基于 Altear 器件的結構做了優(yōu)化設計。在許多實際情況下，必須使用宏功能模塊才能使用特定器件的硬件資源。 這些宏模塊可通過原理圖調(diào)用或者 HDL 語言例化，使得基于 EDA 的電子系統(tǒng)設計效率大大提高。設計者根據(jù)自己的需要，選取參數(shù)，定制模塊，十分