【文章內(nèi)容簡介】 基于 FPGA的電子鐘的設(shè)計 第 14 頁 共 56 頁 圖 38 時間計數(shù)模塊電路圖 該模塊邏輯框圖如圖 39 所示。仿真波形圖如圖 310 所示。 圖 39 時間計數(shù)模塊邏輯框圖 圖 310 時間計數(shù)模塊仿真波形圖 ? 秒計數(shù) 子 模塊邏輯框圖如圖 311所示。 圖 311 秒計數(shù)子模塊框圖 EN 是時間顯示信號，當(dāng) Timepiece_En=1 時有效； clk 是秒脈沖輸入端口；輸出端口second_data0[3..0]是秒時鐘的低位， second_data1[3..0]是高位； EO 端口是進(jìn)位輸出端口，當(dāng)秒計數(shù)到 59 時輸出高電平，其它時候輸出低電平。 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計 第 15 頁 共 56 頁 ? 分計數(shù)子模塊的設(shè)計原理與秒模塊的類似。邏輯框圖如圖 312 所示。 圖 312 分計數(shù)子模塊框圖 ? 時計數(shù) 子 模塊邏輯框圖如圖 313 所示。 圖 313 時計數(shù)模塊框圖 時間設(shè)置模塊（ timeset） 該模塊主要完成對時間的設(shè)置相關(guān)的閃爍顯示控制以及時間中的小時、分鐘、秒等數(shù)據(jù)的改變，流程圖如圖 314 所示，邏輯框圖如 315 所示，波形仿真圖如 316 所示。 初 始 化 ， 將 當(dāng) 前 時 間 賦予 設(shè) 置 后 的 時 間開 始T i m e s e t _ E N = 1 ?d i s p _ d r i v e 3 39。 b 1 0 1 ?d i s p _ d r i v e = d i s p _ d r i v e + 3 39。 b 1依 S W 2 ， 按 位 進(jìn) 行 數(shù) 字 調(diào) 整結(jié) 束d i s p _ d r i v e = 3 39。 b 0是否S W 1是 圖 314 時間設(shè)置模塊流程圖 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計 第 16 頁 共 56 頁 圖 315 時間設(shè)置模塊框圖 圖 316 時間設(shè)置模塊波形仿真圖 表 31 時間設(shè)置模塊的端口說明 輸入端口 功能 TimeSet_EN 時間設(shè)置使能，當(dāng)其電平為高時，時間設(shè)置有效 SW1,SW2 調(diào)整鍵 1 與調(diào)整鍵 2 輸入信號 hour1,hour0 當(dāng)前時間的小時數(shù)輸入 minute1,minute0 當(dāng)前時間的分鐘數(shù)輸入 second0,second1 當(dāng)前時間的秒數(shù)輸入 輸出端口 功能 hour_set1,hour_set0 設(shè)置時間后的小時數(shù) minute_set1,minute_set0 設(shè)置時間后的分鐘數(shù) second_set1,second_set0 設(shè)置時間后的秒數(shù) disp_drive 設(shè)置中的閃爍顯示設(shè)置 當(dāng) Timeset_EN 為 1 時，即實現(xiàn)時間設(shè)置功能。 SW1 實現(xiàn)時間格式中小時高、低位，北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計 第 17 頁 共 56 頁 分鐘高、低位，秒高、低位的位選，即每出現(xiàn)一個 SW1 上升沿， disp_drive 的相應(yīng)數(shù)值加1（選擇具體的需要調(diào)整的位置）。 SW2 實現(xiàn)相應(yīng)得位的數(shù)值的調(diào)整，即每出現(xiàn)一個 SW2上升沿，相應(yīng)位的數(shù)值增加 1。 時間數(shù)據(jù)多路選擇模塊 （ time_mux） 該模塊用來選擇向顯示單元傳輸所要顯示的數(shù)據(jù)，流程圖如圖 317 所示，邏輯框圖如圖 318 所示，波形仿真如圖 319 所示。 依 輸 入 條 件 ， 判 斷 是 自 動 顯示 時 間 或 顯 示 調(diào) 整 后 的 時 間開 始T i m e s e t _ E N = 1 ?顯 示 設(shè) 置 后 的 時 間 顯 示 自 動 模 式 時 的 時 間是否結(jié) 束 圖 317 多路選擇模塊的流程圖 表 32 多路選擇模塊的端口說明 輸入端口 功能 TimeSet_EN 時間設(shè)置使能信號 hour1,hour0 自動模式中當(dāng)前時間的小時數(shù)輸入 minute1,minute0 自動模式中當(dāng)前時間的分鐘數(shù)輸入 second0,second1 自動模式中當(dāng)前時間的秒數(shù)輸入 hour_set1,hour_set0 時間設(shè)置后的小時數(shù)輸入 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計 第 18 頁 共 56 頁 minute_set1,minute_set0 時間設(shè)置后的分鐘數(shù)輸入 second_set1,second_set0 時間設(shè)置后的秒數(shù)輸入 輸出端口 功能 hour_1,hour_0 當(dāng)前需要顯示的小時輸出 minute_1,minute_0 當(dāng)前需要顯示的分鐘輸出 second_0,second_1 當(dāng)前需要顯示的秒輸出 圖 318 時間數(shù)據(jù)多路選擇模塊框圖 圖 319 時間數(shù)據(jù)多路選擇模塊波形仿真圖 時間顯示 動態(tài)位選模塊（ time_disp_select） 該模塊用來分時顯示時間數(shù)據(jù)， TimeSet_EN 表示時間設(shè)置使能， Time_EN 表示時間自動顯示使能， clk_1kHz 用于動態(tài)顯示時， clk_200Hz 用于閃爍顯示時間， timeset_disp_drive北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計 第 19 頁 共 56 頁 表示時間設(shè)置數(shù)據(jù)顯示的同步信號， time_disp_select 表示顯示動態(tài)位選輸出信號。當(dāng)TimeSet_EN 為 0， Time_EN 為 1 時，以 clk_1kHz為時鐘信號，輸出自動顯示的時間，按位依次顯示；當(dāng) TimeSet_EN 為 1， Time_EN 為 0 時，則 以 clk_200Hz 為時鐘信號，輸出以 timeset_disp_drive 對應(yīng)的位置。邏輯框圖如圖 320 所示，波形仿真如圖 321 所示。 圖 320 時間顯示動態(tài)位選模塊框圖 圖 321（ a）時間顯示動態(tài)位選模仿真波形圖 圖 321（ b）時間顯示動態(tài)位選模仿真波形圖 該模塊的 VerilogHDL 程序如下： module time_disp_select(clk_1khz,clk_200hz,Time_EN,TimeSet_EN, timeset_disp_drive,time_disp_select)。 output [5:0] time_disp_select。 input clk_1khz。 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計 第 20 頁 共 56 頁 input clk_200hz。 input Time_EN。 input TimeSet_EN。 input [2:0] timeset_disp_drive。 reg [5:0] time_disp_select。 reg [2:0] auto_disp_drive。 reg clk。 reg [2:0] disp_drive。 always @(posedge clk_1khz) /*實現(xiàn)自動運行模式中的動態(tài)顯示 “位選的驅(qū)動 ”*/ begin if(auto_disp_drive 339。b101) auto_disp_drive = auto_disp_drive + 339。b1。 else auto_disp_drive = 339。b0。 end always begin /*實現(xiàn)自動運行模式中時間動態(tài)顯示位選驅(qū)動與時間設(shè)置中的時間動態(tài)顯示位選驅(qū)動的二選一 */ if(Time_EN == 139。b1) begin clk= clk_1khz。 disp_drive = auto_disp_drive。 end 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計 第 21 頁 共 56 頁 else if(TimeSet_EN == 139。b1) begin clk= clk_200hz。 disp_drive = timeset_disp_drive。 end end always @(posedge clk) begin case(disp_drive) 339。b000: time_disp_select = 639。b100000。 339。b001: time_disp_select = 639。b010000。 339。b010: time_disp_select = 639。b001000。 339。b011: time_disp_select = 639。b000100。 339。b100: time_disp_select = 639。b000010。 339。b101: time_disp_select = 639。b000001。 default: time_disp_select = 639。b000000。 endcase end endmodule 顯示模塊（ disp_data_mux） 該 模塊是時間、日期等數(shù)據(jù)用數(shù)碼管顯示的控制與數(shù)據(jù)傳輸模塊，包括數(shù)據(jù)的傳輸以及 BCD 碼的譯碼等。邏輯框圖如圖 322 所示，仿真波形如圖 323 所示。 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計 第 22 頁 共 56 頁 圖 322 顯示模塊邏輯框圖 圖 323 顯示模塊波形仿真圖 該模塊的 VerilogHDL 程序如下 : module disp_data_mux(Timepiece_EN,TimeSet_EN,Stopwatch_EN,time_disp_select, Alarmclock_EN,alarmclock_disp_select,hour1,hour0,minute1,minute0,second1,second0,Date_EN,DateSet_EN,date_disp_select,month1,month0,day1,day0,disp_select,disp_data)。 output [5:0] disp_select。 output [6:0] disp_data。 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計 第 23 頁 共 56 頁 input Timepiece_EN,TimeSet_EN,Stopwatch_EN。 input [5:0] time_disp_select。 input Alarmclock_EN。 input [5:0] alarmclock_disp_select。 input [3:0] hour1,hour0,minute1,minute0,second1,second0。 input Date_EN,DateSet_EN。 input [5:0] date_disp_select。 input [3:0] month1,month0,day1,day0。 reg [5:0] disp_select。 reg [6:0] disp_data。 reg [3:0] Data。 always @(Timepiece_EN,TimeSet_EN,Stopwatch_EN,time_disp_select,Alarmclock_EN,alarmclock_disp_select,hour1,hour0,minute1,minute0,second1,second0,Date_EN,DateSet_EN,date_disp_select,month1,month0,day1,day0,disp_select) begin //時鐘，秒表顯示 if((Timepiece_EN || TimeSet_EN || Stopwatch_E