【正文】 這篇畢業(yè)論文從開題、資料查找、修改到最后定稿 ， 周 老師都給予了諸多幫助， 使我得到不少的提高， 如果沒有 他 的心血，尚不知以何等糟糕的面目出現。b101: alarmclock_disp_select = 639。 end default: begin end endcase end //閃爍顯示 always (posedge clk_200hz) begin case(disp_drive) // 339。b1001) minute_set0 = minute_set0 + 439。 else if((hour_set1 == 439。b1。amp。 b 1鬧 鐘 工 作根 據 不 同 的d i s p _ d r i v e 選 擇不 同 的 位 置 上 的數 值 加 1d i s p _ d r i v e = 3 39。b0。 439。b1111001。b001000: Data = day1。b001000: Data = minute1。b001000: Data = minute1。 input Alarmclock_EN。b000100。b1) begin clk= clk_1khz。 output [5:0] time_disp_select。 圖 311 秒計數子模塊框圖 EN 是時間顯示信號，當 Timepiece_En=1 時有效； clk 是秒脈沖輸入端口；輸出端口second_data0[3..0]是秒時鐘的低位， second_data1[3..0]是高位； EO 端口是進位輸出端口，當秒計數到 59 時輸出高電平，其它時候輸出低電平。b0。 end //日期調整與設置 339。b0。 Alarmclock_EN = 139。b1。b000: begin Timepiece_EN = 139。 f1hz = 139。 always (posedge clk) begin if(CNT1 4) begin CNT1 = CNT1 + 1。 分頻電路將 1KHZ 的輸入信號分頻為 1HZ 的計時模塊信號源、 60HZ 的信號跑表基準時鐘信號源和 200HZ 的數碼管動態(tài) 顯示掃描頻率。這些器件可以通過軟件編程而對其硬件結構和工作方式進行重構，從而使得硬件的設計可以如同軟件設計那樣方便快捷。 關鍵詞 ： 數字 鐘，硬件描述語言， VerilogHDL， FPGA ABSTRACT This design for a multifunction digital clock, with time date to show the function to 24 hours cycle count。具有校時以及整點報時、任意時刻鬧鐘、跑表等功能，可以對時間及日期進行單獨校對，使其校正到標準時間。分頻電路的流程圖如圖 31 所示，邏輯框圖如圖 32 所示。 北方民族大學學士學位論文 基于 FPGA的電子鐘的設計 第 8 頁 共 56 頁 end else begin CNT2 = 0。 reg [2:0] Function。b0。 end //跑表 339。 TimeSet_EN = 139。b0。 Date_EN = 139。 北方民族大學學士學位論文 基于 FPGA的電子鐘的設計 第 13 頁 共 56 頁 end endcase end endmodule 時間及其設置模塊（ time_auto_and_set） 該模塊主要完成時間的自動正常運行與顯示，以及在相應的功能號下，實現時間的調整與設置。 SW1 實現時間格式中小時高、低位，北方民族大學學士學位論文 基于 FPGA的電子鐘的設計 第 17 頁 共 56 頁 分鐘高、低位，秒高、低位的位選，即每出現一個 SW1 上升沿， disp_drive 的相應數值加1（選擇具體的需要調整的位置）。 reg [2:0] disp_drive。b001: time_disp_select = 639。 endcase end endmodule 顯示模塊（ disp_data_mux） 該 模塊是時間、日期等數據用數碼管顯示的控制與數據傳輸模塊，包括數據的傳輸以及 BCD 碼的譯碼等。 always (Timepiece_EN,TimeSet_EN,Stopwatch_EN,time_disp_select,Alarmclock_EN,alarmclock_disp_select,hour1,hour0,minute1,minute0,second1,second0,Date_EN,DateSet_EN,date_disp_select,month1,month0,day1,day0,disp_select) begin //時鐘，秒表顯示 if((Timepiece_EN || TimeSet_EN || Stopwatch_EN) == 139。 endcase end //鬧鐘設置顯示 else if(Alarmclock_EN == 139。 endcase end //日期以及日期設置顯示 else if((Date_EN || DateSet_EN) == 139。b0001: disp_data = 739。b1011111。 input clk1,clk2。邏輯框圖如圖 332 所示。 reg [5:0] alarmclock_disp_select。(second_set0 == second0)) alarm = 139。 end 339。b010: begin if(minute_set1 439。b0。 // 北方民族大學學士學位論文 基于 FPGA的電子鐘的設計 第 35 頁 共 56 頁 339?？偟膩碚f，通過這次的設計實驗更進一步地增強了編程能力和軟件學習能力，對數字鐘的工作原理也有了更加透徹的理解。 由于本人學識有限，加之時間倉促，文中不免有錯誤和待改進之處，真誠歡迎各位師長、同學提出寶貴意見。這些加強了我們的分析問題的能力，提高了我們編程的能力，同時還培養(yǎng)了我們獨立完成任務和查閱資料刪選資料的能力。b010: alarmclock_disp_select = 639。b1。b0。 北方民族大學學士學位論文 基于 FPGA的電子鐘的設計 第 33 頁 共 56 頁 else hour_set1 = 439。(second_set1 == second1)amp。 input EN,SW1,SW2,clk_200hz。 SW2 實現相應得位的數值的調整，即每出現一個 SW2 上升沿，相應位的數值增加 1。 北方民族大學學士學位論文 基于 FPGA的電子鐘的設計 第 27 頁 共 56 頁 output F_out。 439。b1111110。 default: Data = 439。 default: Data = 439。 reg [6:0] disp_data。 default: time_disp_select = 639。b100000。 reg [2:0] auto_disp_drive。 b 1依 S W 2 ， 按 位 進 行 數 字 調 整結 束d i s p _ d r i v e = 3 39。 DateSet_EN = 139。 Alarmclock_EN = 139。b0。b011: begin Timepiece_EN = 139。 DateSet_EN = 139。b0。 input SW3。 f60hz = 139。顯示由數碼管完成。近些年，隨著科技的發(fā)展和社會的進步，人們對數字鐘的要求也越來越高，傳統的時鐘 已不能滿足人們的需求，因此研究數字鐘以及擴大其應用有著非?，F實的意義 [1112]。 系統主要由主分頻模塊、控制模塊、時間及其設置模塊、時間顯示動態(tài)位選模塊、顯示模塊、秒表模塊、日期顯示與設置模塊、鬧鐘模塊等 8 個 模塊組成。 本設計采用的 VerilogHDL是 目前應用最為廣泛的硬件描述語言 ，能支持 算法 級，寄存器級， 邏輯 級，開關級、 系統 級和 版圖 級等各個層次的設計和描述 ； Verilog HDL進行設計最大的優(yōu)點是其 工藝 無關性 ， 這使得工程師在功能設計，邏輯驗證階段可以不必過多考慮門級及工藝實現的具體細節(jié)，只需根據系統設計的要求施加不同的 約束 條件，即可設計出實際電路 ，因此在實際應用中越來越廣泛。計滿后各計數器清零，重新計數。b0。 end end endmodule 北方民族大學學士學位論文 基于 FPGA的電子鐘的設計 第 9 頁 共 56 頁 圖 33 分頻模塊仿真波形圖 時鐘主控制模塊（ maincontrol） 該模塊實現對各個功能模塊的整體控制，包括對時間顯示與調整、日期顯示與調整、鬧鐘顯示與調整、秒表操作等的控制。 TimeSet_EN = 139。b0。 Date_EN = 139。b0。b0。b0。邏輯框圖如圖 312 所示。 北方民族大學學士學位論文 基于 FPGA的電子鐘的設計 第 20 頁 共 56 頁 input clk_200hz。 end 北方民族大學學士學位論文 基于 FPGA的電子鐘的設計 第 21 頁 共 56 頁 else if(TimeSet_EN == 139。b100: time_disp_select = 639。 input [3:0] hour1,hour0,minute1,minute0,second1,second0。b000100: Data = minute0。b000100: Data = minute0。b000100: Data = day0。b0100: disp_data = 739。b1111011。該模塊頂層電 路圖如圖 328 所示，邏輯框圖 329 如圖所示。 b 1 0 1 ?d i s p _ d r i v e = d i sp _ d r i v e + 3 39。amp。b000。amp。 else minute_set0 = 439。b100000。 default: alarmclock_disp_select = 639。 在這次畢業(yè)設計中，我的專業(yè)知識水平也取得一定的進步。 她循循善誘的教導和不拘一格的思路給予我無盡的啟迪，是她熱心的 付出和寬容的態(tài)度幫助我能夠 很快地融入這個論文的寫作。b000010。 else second_set0 = 439。 end 339。b1001)) hour_set0 = hour_set0 + 439。b1) begin if(disp_drive != 339。 //存放設置的秒 reg [2:0] disp_drive。邏輯框圖如圖 333 所示，流程圖如 334 所示，波形仿真如圖 335 所示。b1: F_out = clk2。b1000: disp_data = 739。 439。b010000: Data = month0。b010000: Data = hour0。b010000: Data = hour0。 北方民族大學學士學位論文