【正文】 PORT ( address : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。 4．樂曲演奏程序 WIDTH = 4 。 END PROCESS。139。 3． 音符的頻率由數(shù)控分頻模塊 VHDL 程序如下： LIBRARY IEEE。 CODE=0101。 WHEN 1000 = Tone=10110000010 。1036。 HIGH =39。039。 clock : IN STD_LOGIC ?；仡櫞舜握n程的設(shè)計，從不斷的尋找書籍，網(wǎng)絡(luò)上的查找到設(shè)計電路，從制定好題目到完成整個設(shè)計，從理論到實(shí)踐，我確實(shí)學(xué)到了很多東西。high=39。high=39。high=39。high=39。high=39。 tone : out std_logic_vector(10 downto 0))。 750KHz 的時鐘脈沖信號是給數(shù)控分頻模塊提供時鐘信號。首先在 File 菜單下的 New 菜單上選擇 Text Editor File 命令，進(jìn)入文本編輯器，然后輸入以上格式的數(shù)據(jù)文件。 h 0 1 2 39。 h 0 1 cl kSELR S TT o n e I n d e x [ 3 . . 0 ]co m b ~ [ 7 . . 0 ]co m b ~ [ 1 5 . . 8 ]C o u n t e r[ 7 . . 0 ]10 [4]中的計數(shù)器按 4Hz 的時鐘頻率作加法計數(shù)時，即隨地址遞增時，將從音符數(shù)據(jù) ROM 中將連續(xù)取出 4個音符 “3” 通過 toneindex[3..0]端口輸向分頻預(yù)置數(shù)模塊。其原理圖如圖 3 所示。 設(shè)計方案比較 方案一 : 由單片機(jī) AT89S52 來設(shè)計實(shí)現(xiàn)樂曲演奏電路。 1987 年底， VHDL 被 IEEE 和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言。 3） FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O引腳。集成電路設(shè)計正在不斷地向超大規(guī)模，極低功耗和超高速的方向發(fā)展，電子產(chǎn)品的功能越來越強(qiáng)大，體積越來越小，功耗越來越低。 FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個新概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和 內(nèi)部連線（ Interconnect）三個部分。 FPGA 有多種配置模式：并行主模式為一片 FPGA 加一片 EPROM 的方式；主從模式可以支持一片 PROM編程多片 FPGA；串行模式可以采用串行 PROM編程 FPGA；外設(shè)模式可以將 FPGA 作為 微處理器的外設(shè)，由微處理器對其編程。 Altera Quartus II 作為一種可編程邏輯的設(shè)計環(huán)境 , 由于其強(qiáng)大的設(shè)計能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計者的歡迎。當(dāng)今社會人們對低故障、高實(shí)時、高可靠、高穩(wěn)定性能更加青睞，綜合本設(shè)計的要求以及以上比較的情況，我們選擇基于 FPGA 的樂曲演奏電路的設(shè)計方案 。 在地址發(fā)生器的 VHDL 設(shè)計中，這個計數(shù)器的計數(shù)頻率選為 4Hz，即每一計數(shù)值的停留時間為 秒，恰為當(dāng)全音符設(shè)為 1秒，四四拍的 4 分音符持續(xù)時間。 計數(shù)初值（ Tone） =2047分頻系數(shù) 而分頻系數(shù)又可有下式來求： 分頻系數(shù) =基準(zhǔn)頻 率 /音符的發(fā)生頻率 低音時 Tone 值小，分頻系數(shù)大，溢出信號周期長，揚(yáng)聲器發(fā)出的聲音低，Tone 隨音樂的樂譜變化大，自動控制分頻比，實(shí)現(xiàn)了數(shù)控分頻，發(fā)生信號的頻率與音調(diào) Tone 成正比。 CONTENT BEGIN 3 3 3 3 5 5 5 6 8 8 8 9 6 8 5 5 12 12 12 15 13 12 10 12 9 9 9 9 9 9 9 0 9 9 9 10 7 7 6 6 5 5 5 6 8 8 9 9 3 3 8 8 6 5 6 8 5 5 5 5 5 5 5 5 10 10 10 12 7 7 9 9 6 8 5 5 5 5 5 5 3 5 03 3 5 6 7 9 6 6 6 6 6 6 5 6 8 8 8 9 12 12 12 10 9 9 10 9 8 8 6 5 3 3 3 3 8 8 8 8 13 6 8 6 5 3 5 6 8 5 5 5 5 5 5 5 5 0 0 0 0 0 0 0 0 0 5 1 3 5 1 7 3 5 0 5 0 6 7 1 6 6 5 5 0 0 3 2 1 1 1 3 2 1 1 1 2 3 2 1 1 6 2 3 2 1 6 2 3 2 0 0 0 5 2 6 7 1 2 1 0 0 3 5 3 2 1 5 7 0 0 6 7 1 1 1 2 3 2 0 0 0 5 1 3 5 1 7 3 5 5 6 7 1 6 6 5 5 0 3 2 1 1 1 3 2 1 1 1 2 3 0 2 6 7 1 2 其中 WIDTH=4，表示數(shù)據(jù)輸出為寬為 4； DEPTH=256，表示共有 256 個 4位數(shù)據(jù)點(diǎn) 。此 時從數(shù)控分頻器中出來的輸出信號是脈寬極窄的脈沖式信號，為了有利于驅(qū)動揚(yáng)聲器，需另加一個 D觸發(fā)器以均衡其占空比，這時的頻率就變?yōu)樵瓉淼?1/2，剛好就是相應(yīng)音符的頻率。 Entity toaba is Port( index : in std_logic_vector(4 downto 0)。039。039。139。139。139。 End。復(fù)位鍵 ToneIndex : OUT STD_LOGIC_VECTOR (3 DOWNTO 0) )。EVENT AND clk = 39。音樂符對應(yīng)分頻11 位 END。 CODE=0011。 HIGH =39。139。1728。 Count4 := 0000。039。 END IF。 lpm_address_control : STRING。 30 END COMPONENT。 Data_radix = dec。EVENT AND FullSpkS = 39。 END PROCESS。 ENTITY Speakera IS PORT ( clk : IN STD_LOGIC。1622。139。 HIGH =39。 CODE=0001。 end if。 SIGNAL Counter : STD_LOGIC_VECTOR (7 DOWNTO 0)。 22 致 謝 首先要感謝指導(dǎo)老師王棟 的嚴(yán)格指導(dǎo)和親切關(guān)懷，從一開始選題方向的指導(dǎo)，以及 VHDL 程序上的幫助，又提供了實(shí)驗(yàn)室這 么好的良好的設(shè)計環(huán)境和條件，最終才使我能夠順利完成項(xiàng)目的設(shè)計， 老師兢兢業(yè)業(yè)的 工作精神、踏實(shí)真誠的處事態(tài)度也讓我受益匪淺。code=10110。code=10010。code=01100。code=01000。code=00100。code=00000。 若在分頻預(yù)置數(shù)模塊中若取 tone[10..0]=1036，將發(fā)出音符為 “3” 音的信號頻率。文件編輯好后，保存時取文件名14 為 “” ，存盤的路徑為 “g: \music \ singer” 。 h 0 0 1 C o u n t 1 1 ~[ 1 0 . . 0 ]L e s s T h a n 04 39。它提供了每個音符所對 應(yīng)的分頻預(yù)置數(shù)，即給數(shù)控分頻模塊提供計數(shù)初值，這里以 “ 梁祝 ”樂曲為例，列出了在這個樂曲中所用到的 13 個音符的分頻預(yù)置數(shù)。 串電阻 可 減小反射波，避免反射波疊加引起過沖 ， 減少諧波 以及 阻抗匹配，減小回波干擾及導(dǎo)致的信號過沖 。其原理框圖如圖 2。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計，或稱設(shè)計實(shí)體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分，及端口）和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。 可以說， FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。利用 EDA 開發(fā)平臺，采用可編程邏輯器件 CPLD／ FPGA 使硬件的功能可通過編程來實(shí)現(xiàn)，這種新的基于芯片的設(shè)計方法能夠使設(shè)計者有更多機(jī)會充分發(fā)揮創(chuàng)造性思維，實(shí)現(xiàn)多種復(fù)雜數(shù)字邏輯系統(tǒng)的功能，將原來由電路板設(shè)計完成的工作放到芯片的設(shè)計中進(jìn)行，減少了連線和體積，提高了集成度，降低了干擾，大大減輕了電路設(shè)計和 PCB 設(shè)計的工作量和難度，增強(qiáng)了設(shè)計的靈活性，有效地提高了工作效率，增加了系統(tǒng)的可靠性和穩(wěn)定性，提高了技術(shù)指標(biāo) 。 EDA 技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計的效率和可操作性，減輕了設(shè)計者的勞動強(qiáng)度。當(dāng)需要修改 FPGA 功能時，只需換一片 EPROM 即可。 QuartusII 圖標(biāo) Maxplus II 作為 Altera 的上一代 PLD 設(shè)計軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。而基于 FPGA 則是把相應(yīng)的邏輯 “ 暫時 ” 固化為硬件電路， 而后的不響應(yīng)速度就是電信號從一個管腳到另一個管腳的傳播速度， 同時電信號也要在芯片內(nèi)進(jìn)行一些柵電 容的充放電動作，但這些動作都是非常非?？斓?。 圖 6 七段數(shù)碼管顯示電路 9 軟件設(shè)計 通過至頂向下（ TOPDOWN）的設(shè)計方法，我們對電路的設(shè)計